JPH07109720B2

JPH07109720B2 - 不揮発性半導体記憶装置

Info

Publication number: JPH07109720B2
Application number: JP19137988A
Authority: JP
Inventors: 和男小林; 康寺田; 武志中山
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-07-29
Filing date: 1988-07-29
Publication date: 1995-11-22
Anticipated expiration: 2010-11-22
Also published as: US4953129A; JPH0240199A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、不揮発性半導体記憶装置に関し、特に、ペ
ージモード書込を行なうことのできる不揮発性半導体記
憶装置に関する。より特定的には、ページモード書込を
行なうことのできる電気的に書込・消去可能な読出専用
記憶装置（以下、EEPROMと称す）におけるデータ書込を
確実に行なうための構成に関する。

［従来の技術］第８図は従来から用いられており、かつこの発明が適用
される不揮発性半導体記憶装置の全体の構成の一例を概
略的に示す図である。

第８図を参照して、従来の不揮発性半導体記憶装置は、
情報を不揮発的に記憶するメモリセルが複数個マトリク
ス状に配列されたメモリセルアレイ１と、外部から与え
られるＸアドレス（行アドレス）に応答してメモリセル
アレイ１から１行（ワード線）を選択するＸデコーダと
選択ワード線へ高電圧Vppを与えるVppスイッチとからな
るＸデコーダブロック２と、外部から与えられるＹアド
レス（列アドレス）に応答してメモリセルアレイ１から
対応の列（ビット線）を選択する信号を発生するＹデコ
ーダ３とを含む。

データの書込／読出を行なうために、データ書込時に書
込データを一時的にラッチするコラムラッチとデータ書
込時にビット線に高電圧Vppを与えるためのVppスイッチ
とからなるブロック４と、データ読出時に選択されたメ
モリセル情報を検出，増幅するセンスアンプとデータ書
込時に選択されたメモリセルが接続されるビット線上へ
外部からの書込データを伝達する書込バッファとからな
るブロック５と、Ｙデコーダ３からの列選択信号に応答
して選択ビット線をブロック５へ接続するＹゲートブロ
ック６、ブロック５とデータの授受を行なうI/Oバッフ
ァ７とが設けられる。I/Oバッファ７は書込データD_INを
受けてブロック５の書込バッファへ与え、一方、ブロッ
ク５のセンスアンプ出力を受けて外部読出データD_OUTを
出力する。

不揮発性半導体記憶装置がバイトモード動作が可能な場
合、ブロック５のセンスアンプおよび書込バッファは１
バイト（８ビット）分設けられており、選択されたＹゲ
ートを介して１バイトのビット線がセンスアンプまたは
書込バッファにそれぞれ並列に接続される。

記憶装置における動作を制御するための周辺回路とし
て、書込指示信号（ライトイネーブル信号）▲▼に
応答して活性化され、計時動作を行なうタイマ８と、書
込指示信号▲▼およびタイマ８の出力に応答して各
種制御信号を発生する制御信号発生器９と、タイマ８の
出力に応答して高電圧Vppおよびクロック信号φを発生
するVpp発生器10と、制御信号発生器９からの制御信号
に応答してコントロールゲート線（後述）へ所定の電位
V_CGLを与えるV_CGL発生器11とが設けられる。

タイマ８はデータ書込時における外部書込サイクル、消
去サイクルおよびプログラムサイクルのタイミングを与
える。

第９図は第８図に示される記憶装置の要部の構成を示す
図であり、１バイトのメモリセルとそれに関連する構成
を示す図である。第９図に示される構成はバイト単位で
のデータ入出力が可能であり、１バイト（８ビット）の
メモリセルに対し１個のバイト選択用トランジスタT3が
設けられる。

１バイトのメモリセルBMは、メモリセルMC1,MC2を含
む。通常、１バイトのメモリセルBMは８個のメモリセル
を備えるが、第９図においては、図面を簡略化するため
に２個のメモリセルMC1,MC2のみが代表的に示される。

メモリセルMC1は、しきい値電圧Vthが可変なメモリトラ
ンジスタM1と、ワード線WL上の電位（Ｘデコーダブロッ
ク２出力）に応答してメモリトランジスタM1をビット線
BL1へ接続する選択トランジスタT1とを備える。

メモリセルMC2は、しきい値電圧Vthが可変なメモリトラ
ンジスタM2と、ワード線WL上の電位に応答してメモリト
ランジスタM2をビット線BL2へ接続する選択トランジス
タT2とを備える。

バイト選択用トランジスタT3は、ワード線WL上の電位に
応答してオン状態となりコントロールゲート線CGL上の
電位をメモリトランジスタM1,M2のコントロールゲート
へ伝達する。

メモリトランジスタM1,M2のソースは共にトランジスタT
4を介して接地電位V_ssに接続される。トランジスタT4
は、制御信号発生器（第８図参照）からの制御信号φ_SL
により動作制御される。

ビット線BL1,BL2およびコントロールゲート線CGL上へ高
電圧Vppを与えるために、それぞれVppスイッチV1,V2お
よびV3が設けられる。VppスイッチV1〜V3は第８図のブ
ロック４に含まれる。

データ書込サイクル時に、ビット線BL1,BL2およびコン
トロールゲート線CGL上の電位（データ）を一時的にラ
ッチするために、コラムラッチC1,C2およびC3がそれぞ
れ設けられる。コラムラッチC1,C2およびC3は、共にJK
フリップ・フロップ構成を有する。

コラムラッチC1は、ｐチャネルMOS（絶縁ゲート型）ト
ランジスタQ20と、ｎチャネルMOSトランジスタQ22とか
らなるCMOSインバータと、ｐチャネルMOSトランジスタQ
21のｎチャネルMOSトランジスタQ23とからなるCMOSイン
バータとから構成される。各インバータの入力部と出力
部とが交差接続されてフリップフロップ型ラッチを構成
する。

コラムラッチC2は、ｐチャネルMOSトランジスタQ24とｎ
チャネルMOSトランジスタQ26とからなるCMOSインバータ
と、ｐチャネルMOSトランジスタQ25とｎチャネルMOSト
ランジスタQ27とからなるCMOSインバータとを備える。
各インバータの入力部と出力部とが交差接続されてフリ
ップフロップ型ラッチを構成する。

コラムラッチC3は、ｐチャネルMOSトランジスタQ28のｎ
チャネルMOSトランジスタQ30とからなるCMOSインバータ
と、ｐチャネルMOSトランジスタQ29とｎチャネルMOSト
ランジスタQ31とからなるCMOSインバータとを備える。
各インバータの入力部と出力部とが交差接続されてフリ
ップフロップ型ラッチを構成する。

ｐチャネルMOSトランジスタQ20,Q21,Q24,Q25,Q28,およ
びQ29のそれぞれの一方端子は所定電位の電源電位Vccに
接続される。ｎチャネルMSトランジスタQ22,Q23,Q26,Q2
7,Q30,およびQ31のそれぞれの一方端子は接地電位Vssに
接続される。

Ｙデコーダ出力に応答して選択されたビット線をデータ
入出力部へ接続するために、ＹゲートトランジスタQ15,
Q16,Q17が設けられる。

ＹゲートトランジスタQ15は、Ｙゲート線Ｙ上の電位
（Ｙデコーダ出力）に応答してオン状態となり、ビット
線BL1をI/O線を介してセンスアンプS1と書込バッファを
構成するドライバD1とへ接続する。I/O線とドライバD1
の出力部との間には制御信号φ_ｗに応答してオン状態と
なるトランジスタQ18が設けられる。Ｙゲートトランジ
スタQ16は、Ｙゲート線Ｙ上の電位（Ｙデコーダ出力）
に応答してオン状態となり、ビット線BL2をI/O線を介し
てセンスアンプS2と書込バッファを構成するドライバD2
とへ接続する。I/O線とドライバD2の出力部との間に
は、制御信号φ_Ｗに応答してオン状態となるトランジス
タQ19が設けられる。

コントロールゲート線CGLとCGL電位発生回路CGとの間に
は、Ｙゲート線Ｙ上の電位に応答してオン状態となり、
コントロールゲート線CGLとCGL電位発生回路CGとを接続
するトランジスタQ17が設けられる。

なお第９図においては、各ビット線BL1,BL2のそれぞれ
に対してセンスアンプS1,S2およびドライバD1,D2が設け
られるようにして示されており、ビット線の数とセンス
アンプおよびドライバの数は同じ様に示されているが、
実際には、トランジスタQ15,Q16を介してビット線BL1,B
L2はI/O線に接続される構成となっている。センスアン
プS1,S2、およびドライバD1,D2はそれぞれ１バイト分設
けられているだけであり、また、I/O線も１バイト分設
けられる構成となっている。コントロールゲート線CGL
に対しても同様であり、CGL電位発生回路CGは１個設け
られているだけである。

コラムラッチC1,C2とビット線BL1,BL2との間には、制御
信号TPに応答してビット線BL1,BL2とコラムラッチC1,C2
のラッチノードN1,N2とを分離するトランジスタQ6,Q7が
それぞれ設けられる。同様にして、コントロールゲート
線CGLとコラムラッチC3との間には、制御信号TEに応答
してコントロールゲート線CGLとコラムラッチC3のラッ
チノードN3とを分離するトランジスタQ8が設けられる。

さらにビット線BL1,BL2にはそれぞれ、制御信号φ_BR1に
応答してオン状態となり、ビット線BL1,BL2をそれぞれ
接地電位Vssに接続するトランジスタQ9,Q10が設けられ
る。

コントロールゲート線CGLに対しては、制御信号φ_CRに
応答してコントロールゲート線CGLを接地電位Vssに接続
するトランジスタQ11が設けられる。

ラッチノードN1,N2の各々に対しては、制御信号φ_BR2に
応答してオン状態となり、ラッチノードN1,N2をそれぞ
れ接地電位Vssに接続するトランジスタQ12,Q13が設けら
れる。

ラッチノードN3に対しては、制御信号φ_CRに応答してオ
ン状態となりラッチノードN3を接地電位Vssに接続する
トランジスタQ14が設けられる。

また、ビット線BL1,BL2およびコントロールゲート線CGL
の各々には、それぞれの信号線上の電位が“H"レベルの
ときに機能し、高電圧Vppを伝達するVppスイッチV1,V2
およびV3がそれぞれ設けられる。

第10図は不揮発性メモリセルの構造を概略的に示す図で
あり、メモリトランジスタがFLOTOX（フローティングゲ
ートトンネル酸化膜）型メモリトランジスタを用いて構
成される場合を一例として示す図である。

メモリトランジスタはたとえばＰ型半導体基板50上の所
定領域にそれぞれ形成され、ソース領域となるN⁺型不純
物拡散領域51およびドレイン領域となるN⁺型不純物拡散
領域52と、電荷を蓄積するフローティングゲート54と、
メモリトランジスタの動作を制御するためのコントロー
ルゲート55とから構成される。フローティングゲート54
とN⁺型不純物拡散領域（ドレイン）52との間には極めて
薄い膜厚（100Å程度）の酸化膜60が形成されており、
このトンネル酸化膜60の領域を通して電子がトンネル電
流の形態で授受される。

選択トランジスタは、N⁺型不純物拡散領域52と、ビット
線BLに接続されるN⁺型不純物拡散領域53と、ワード線WL
に接続されるゲート電極56とから構成される。

上述のように、FLOTOX型メモリトランジスタは、ゲート
電極がコントロールゲート55（通常のMOSトランジスタ
のゲート電極の機能を行なう）のフローティングゲート
54（チャネル領域とコントロールゲートとの間に形成さ
れて電気的に浮遊状態となっている）との２層構造を形
成している。このため、フローティングゲート54内の電
子の蓄積量によりメモリトランジスタのしきい値電圧Vt
hが異なる。したがって、フローティングゲート54に電
子が注入されると、しきい値電圧Vthが高くなり（第11
図参照）、逆にフローティングゲート54から電子が放
出されるとしきい値電圧Vthが低くなる（第11図参
照）。

メモリトランジスタのドレイン領域52とフローティング
ゲート54との間には膜厚100Å程度の薄い酸化膜の層60
が形成されており、上述のフローティングゲート54への
電子の注入および放出は、このトンネル酸化膜60に10MV
/cm程度の電界を数msの期間印加して、電子をトンネル
させることにより行なわれる。ドレイン領域52とフロー
ティングゲート54との間の電位は主として、コントロー
ルゲート−フローティングゲート間の容量と、フローテ
ィングゲート−ドレイン間の薄い酸化膜60の容量との比
で分圧される。したがって上述の10MV/cmの高電界を実
現するためには、15〜20V程度の高電圧Vppをコントロー
ルゲート55またはドレイン領域52に印加する必要があ
る。

第12図は第９図に示されるVppスイッチの構成の一例を
示す図である。第12図を参照して、Vppスイッチは、高
電圧Vppをその一方電極に受け、そのゲートがビット線B
Lに接続されるトランジスタQ40と、クロック信号φを受
けるブートストラップ容量Ｃと、トランジスタQ40と容
量Ｃの接続点とビット線BLとの間に設けられるダイオー
ド接続されたトランジスタQ41とから構成される。高電
圧Vppおよびクロック信号φは第８図に示されるVpp発生
器10から発生される。上述の構成から明らかなように、
ビット線BL電位が“L"レベルの場合には、トランジスタ
Q40はオフ状態のまであるため、高電圧Vppはビット線BL
へは伝達されず、したがってビット線BLは“L"レベルを
保持する。一方、ビット線BL電位が“H"レベルの場合に
は、トランジスタQ40がオン状態となるため、クロック
信号φの立会上がりごとに昇圧動作を行なうブートスト
ラップ容量Ｃの機能により、高電圧VppがトランジスタQ
40,Q41を介してビット線BLへ伝達される。したがって、
Vppスイッチが活性化された場合には、“H"レベルのビ
ット線電位が高電圧Vppまで昇圧され、一方、ビット線B
Lの電位が“L"レベルの場合には、何ら昇圧は行なわれ
ず、ビット線BLは低レベルを保持する。この第12図に示
されるVppスイッチはコントロールゲート線CGLに対して
も設けられている。

第13図はこの発明が適用される不揮発性半導体記憶装置
のデータ書込動作を概略的に示す信号波形図である。第
13図に示すように、不揮発性半導体記憶装置におけるデ
ータ書込サイクルは、外部からデータを受け入れる外部
書込サイクルと、受入れた書込データを実際にメモリセ
ルに書込む内部書込サイクルとから構成される。内部書
込サイクルは、さらにメモリセルデータを消去する消去
サイクルと、書込まれたデータを実際にメモリセルへ書
込むプログラムサイクルとから構成される。

データ書込は書込指示信号▲▼により制御される。
外部書込サイクルは、外部書込サイクル用タイマ１と内
部書込サイクル用タイマ２からの制御信号により所定時
間内で終了するように制御される。すなわち、書込指示
信号▲▼の活性化すなわち“L"への移行によりタイ
マ１が始動され、タイマは計時動作を開始する。タイマ
１の計時動作は書込指示信号▲▼の“L"への移行ご
とにリセットされる。タイマ１の計時動作が所定時間に
達した後には、外部書込サイクルが終了し、内部書込サ
イクルに移る。すなわち、外部書込用タイマ１の計時動
作終了時において書込指示信号▲▼が“H"の場合に
は、外部書込サイクルは終了し内部書込サイクル用タイ
マ２が活性化され、内部書込サイクルに移る。一方、タ
イマ１の計時動作の終了時に書込指示信号▲▼が
“L"レベルの場合には、書込指示信号▲▼は強制的
に“H"レベルとされるとともに、外部書込サイクルが終
了するか、または、信号▲▼が“H"となるまで外部
書込サイクルが引き延ばされる。

タイマ２は、タイマ１の計時動作完了信号に応答して消
去サイクル用タイミング信号とプログラムサイクル用タ
イミング信号とを出力する。

Ｙゲート選択信号は、データ書込時には、書込指示信号
▲▼の“L"期間中に“H"となり、これによりビット
線BL上へ有効データが伝達される。

第14図は第９図に示される不揮発性半導体記憶装置の動
作を示す信号波形図である。以下、第８図ないし第14図
を参照して従来の不揮発性半導体記憶装置の動作につい
て詳細に説明する。

第９図に示される不揮発性半導体記憶装置（EEPRMO）に
おけるデータ書込は、外部から与えられたデータ（１バ
イト〜１ページ分）を装置内部でラッチするための外部
書込サイクル（約100μｓ）と、メモリトランジスタの
しきい値電圧Vthを変化させるために高電圧Vppを印加す
る内部書込サイクル（10ms）とに分けられる。内部書込
サイクルはさらに、選択されたすべてのメモリトランジ
スタのしきい値電圧Vthを正方向にシフトさせる消去サ
イクル（“1"書込サイクル）と、“0"書込が選択された
（すなわちビット線BLに接続されたコラムラッチに“H"
レベルの電位がラッチされている）メモリトランジスタ
のしきい値電圧Vthを負方向にシフトさせるプログラム
サイクル（“0"書込サイクル）とに分けられる。各サイ
クルの時間は、タイマで決められており、外部書込サイ
クルに入った後には自動的に各サイクルが、タイマの制
御のもとに経過していく。

まず、書込サイクルは書込指示信号▲▼の“L"への
立下がりにより、外部書込サイクル用タイマを起動する
ことにより開始される。書込指示信号▲▼の立下が
りに応答して制御信号（リセットパルス）φ_BR1、φ_BR2
およびΦ_CRが“H"レベルに立上がる。これにより、ビッ
ト線BL1,BL2,コントロールゲート線CGLおよびコラムラ
ッチのラッチノードN1〜N3が接地電位にされる。

次に、CGL電位発生回路CGの出力V_CGLがスタンバイ時の
電位（読出電位）から“H"に立上がり、同様に制御信号
φ_Ｗ、TPおよびTEも“H"レベルに立上がる。これによ
り、ラッチノードN1〜N3とビット線BL1,BL2およびコン
トロールゲート線CGLが、トランジスタQ6〜Q8を介して
それぞれ接続される。また同様にして、ドライバD1,D2
もトランジスタQ18,Q19を介してI/O線に接続される。同
様に書込指示信号▲▼の“L"レベルへの移行に応答
してＹデコーダ出力により選択されたＹゲート線Ｙの電
位も“H"レベルへ立上がる。

今、一例としてメモリセルMC1に“0"、メモリセルMC2に
“1"を書込む場合について説明する。この場合、外部か
らの書込データD_in1は“L"、D_in2“H"レベルとなる。し
たがって、ドライバD1出力は“H"、ドライバD2出力は
“L"となる。この結果、トランジスタQ6〜Q7、Q15〜Q19
がオン状態となっているため、ドライバD1,D2を介して
外部書込データD_in1、D_in2がそれぞれビット線BL1,BL2
に伝達され、かつ電位V_CGLがコントロールゲート線CGL
上に伝達される。このビット線BL1,BL2およびコントロ
ールゲート線CGL上に伝達された電位はそれぞれコラム
ラッチC1〜C3の各ラッチノードN1〜N3にラッチされる。
この場合、ラッチノードN1には“H"がラッチされ、ラッ
チノードN2には“L"がラッチされ、ラッチノードN3には
“H"がラッチされる。

次に、書込指示信号▲▼を“H"レベルに立上げるこ
とにより、制御信号φ_Ｗ、TP、TE、Ｙデコーダ出力（Ｙ
ゲート線上の電位）も“L"レベルとなり、１バイトのデ
ータ入力が終了する（バイトモード動作）。ページモー
ド書込においては、上述の動作がタイマにより指定され
た時間内で繰返して行なわれ、最大１ページ分のデータ
入力が行なわれる。このとき、外部書込タイマ終了時に
書込指示信号▲▼が“H"の場合には、外部書込サイ
クルは終了し、内部書込サイクルに移行する。

次に内部書込サイクルに移る。この内部書込サイクルに
おいては、外部からのアクセスがすべて禁止される。こ
の内部書込サイクルへの移行はタイマにより制御され
る。まずこのとき、制御信号φ_BR1が“H"となり、トラ
ンジスタQ9、Q10がオン状態となり、ビット線BL1,BL2が
接地電位に接続される。次いで、制御信号φ_SL、TEが共
に“H"レベルへ移行し、トランジスタT4を介してメモリ
トランジスタM1,M2のソースが接地電位に接続される。
コントロールゲート線CGLは“H"レベルに保持される。
その後消去用高電圧Vppパルスが内部（すなわちVpp発生
回路）で発生される。この高電圧Vppパルスの発生と同
時に、VppスイッチV1〜V3に高電圧Vppおよびクロック信
号φが印加される。ビット線BL1,BL2は接地電位に接続
されているため“L"レベルにあり、VppスイッチV1,V2は
動作せず、ビット線BL1,BL2電位は接地電位のままであ
る。一方、コントロールゲート線CGLはその電位が“H"
レベルにあるため、VppスイッチV3の機能により、高電
圧Vppレベルにまで昇圧される。

このとき、同時に選択されたワード線WL電位もＸデコー
ダブロック２に含まれるVppスイッチの機能により高電
圧Vppレベルにまで立上げられる。この結果、メモリト
ランジスタM1,M2のドレインおよびソースはそれぞれト
ランジスタT1,T2,ビット線BL1,BL2およびT4を介して接
地電位に接続され、一方コントロールゲートはトランジ
スタT3を介してコントロールゲート線CGL上の電位が伝
達されるため高電圧Vppレベルとなる。この結果、電子
がフローティングゲートへ注入され、メモリトランジス
タM1,M2のしきい値電圧Vthは共に正方向へシフトする。
この後タイマの制御のもとに消去用高電圧Vppが“L"へ
立下がるとともに、ワード線WL電位、制御信号φ_SL、TE
が“L"となり、消去サイクルが完了する。

次に、タイマの制御のもとに、メモリセルへ“0"を書込
むプログラムサイクルが始まる。このプログラムサイク
ルにおいては、まず、制御信号φ_CRが“H"レベルに立上
がり、トランジスタQ11,Q14を介してコントロールゲー
ト線CGLおよびラッチノードN3が接地電位に接続され
る。

次いで、制御信号TPが“H"レベルに立上がり、ビット線
BL1,BL2とラッチノードN1,N2がそれぞれ接続される。こ
れにより、“H"をラッチしていたコラムラッチC1のラッ
チノードN1電位により、ビット線BL1が“H"レベルにま
で充電される。一方、ビット線BL2は、コラムラッチC2
が“L"をそのラッチノードN2にラッチしていたため、そ
のまま接地電位レベルを保つ。次に、高電圧Vppおよび
クロック信号φがVpp発生器10から発生され、Vppスイッ
チV1〜V3およびＸデコーダブロックのVppスイッチへ与
えられる。この結果、“H"レベルにあるビット線BL1は
高電圧Vppレベルにまで昇圧され、また同様に選択ワー
ド線WL電位も高電圧Vppレベルにまで昇圧される。ビッ
ト線BL2はその電位が“L"レベルにあるため、“L"レベ
ルを保持する。その結果、メモリトランジスタM1のドレ
インにはドランジスタT1を介して高電圧Vppが印加さ
れ、そのコントロールゲートにはトランジスタT3を介し
てコントロールゲート線CGL上の接地電位が伝達される
ため、メモリトランジスタM1のしきい値電圧Vthは負方
向にシフトする（そのフローティングゲートから電子が
放出される）。メモリセルMC2は消去状態のままであ
る。これによりメモリセルMC1への“0"書込が完了す
る。最後に、制御信号φ_BR1、φ_BR2を“H"に立上げ、ビ
ット線BL1,BL2を接地電位に接続する。また、制御信号
φ_CR、TPを“L"に、またCGL電位発生回路CG出力電位V
_CGLを読出電位（たとえば接地電位レベルの0V）とする
ことにより書込サイクルが終了する。

データ読出動作時においては、制御信号TP,TE,φ_PR1,φ
_BR2,φ_CRおよφ_Ｗを“L"レベルに保持したままで、CGL
電位発生回路CGからの出力電位V_CGLに読出電位（たとえ
ば0V）を与え、選択されたワード線WLおよびＹゲート線
Ｙを“H"レベルとすることにより行なわれる。すなわ
ち、選択ワード線WL電位が“H"となることにより、トラ
ンジスタT1〜T3がオン状態となり、メモリトラジスタM
1,M2がビット線BL1,BL2へそれぞれ接続されるととも
に、それぞれのコントロールゲートへトランジスタT3を
介して読出電位V_CGLが伝達される。この結果、ビット線
BL1,BL2上に流れる電流がメモリトランジスタM1,M2の記
憶する情報に応じて決定される。このメモリトランジス
タM1,M2のインピーダンスをトランジスタQ15,Q16を介し
てセンスアンプS1,S2へ伝達し、そこで電位に変換した
後読出が行なわれる。

［発明が解決しようとする課題］上述のように不揮発性半導体記憶装置においては通常、
バイト単位あるいはワード単位でデータの書込／読出が
行なわれており、１バイト内のメモリセルにおける個々
のメモリセルに対して独立に１ビット単位でデータ書込
／読出を行なうことができない。すなわち、１バイトの
メモリセルに対し共通にソース線SLおよびコントロール
ゲート線CGLが設けられており、消去サイクル時には信
号φ_SLが“H"に立上がり、トランジスタT4を介してソー
ス線SLが接地される。したがって、消去サイクル時にお
いては、選択ワード線WLの電位およびコントロールゲー
ト線CGLの電位は共に高電圧Vppレベルになるため、選択
トランジスタT1,T2およびメモリトランジスタM1,M2はす
べてオン状態となり、ビット線BL1,BL2は共にソース線S
Lを介して接地される。したがって、プログラムサイク
ル時においては、分離用トランジスタQ6,Q7をオン状態
とすると、“H"をラッチしているコラムラッチのデータ
が反転してしまい、データ“0"を正確に書込むことがで
きなくなるという問題が発生する。

一方において、消去サイクル時にも信号φ_SLを“L"レベ
ルとしてトランジスタT4をオフ状態とすることにより、
ソース線SLをフローティング状態とすれば、上述のよう
な経路によるビット線BL1,BL2の接地は生じない。しか
しながら、この場合、ビット線BL1,BL2はフローティン
グ状態にあり、かつソース線SLは１バイトメモリセルに
対して共通に設けられているため以下のような問題が生
じる。すなわち、たとえば、ビット線BL1の電位が
“H"、ビット線BL2の電位が接地電位レベルの“L"の場
合、ビット線BL1上の電荷が、選択トランジスタT1→メ
モリトランジスタM1→ソース線BL→メモリトランジスタ
M2→選択トランジスタT2→ビット線BL2の経路により放
電されてしまい、“H"レベルのビット線BL1の電位が
“L"レベルまで低下してしまう。またこの場合、“L"レ
ベルのビット線BL2の電位が、“H"のビット線BL1からの
充電やVppスイッチとの結合容量によるノイズなどによ
り“H"レベルにまで浮き上がり、プログラム時にコラム
ラチのラッチデータが反転することも考えられる。した
がって、いずれの場合においても、プログラムサイクル
時においてコラムラッチのラッチデータが反転しデータ
書込を正確に行なうことができなくなるという問題が生
じる。

この場合（消去サイクルで信号φ_SLを“L"レベルとする
場合）、１バイトのメモリセルのソース線SLをビット線
ごとに別々に設れる上述の問題は生じない。しかしその
ためには、メモリセルのピッチに２本の配線を配置する
必要があり、高集積化に大きな障害となる。

上述の問題を避けるためには、コラムラッチのラッチ能
力を大きくする必要があり、かつまたコラムラッチは
“L"レベルのビット線を“H"レベルにまで充電するだけ
の能力が必要とされる。このためには、コラムラッチを
構成するトランジスタのサイズを大きくする必要がある
が、コラムラッチのサイズが増大するため、高集積化と
ともに微細となるビット線間ピッチ内にコラムラッチを
設けるのが困難となり、記憶装置の高集積化に対し大き
な障害となる。

また、データ書込時（外部データ書込サイクル）におい
ては、“L"レベルにリセットされているコラムラッチの
ラッチノードを入力データ（書込データ）に応じて“H"
レベルに反転させる必要がある。したがって、入力デー
タをコラムラッチのラッチノードへ伝達するトランジス
タ（Q18−Q15−Q6、Q19−Q16−Q7）およびドライバD1,D
2には、“L"レベルのコラムラッチのラッチデータを
“H"レベルに反転させるだけの能力（電流供給能力）が
要求される。このことは、各トラジスタおよびドライバ
のサイズの増大をもたらすことになり、記憶装置の高集
積化に対し大きな障害となる。

また、コントロールゲート線に対しても、コラムラッチ
は外部データ書込サイクル時に“L"レベルのコントロー
ルゲート線を“H"レベルに充電する能力が必要とされ
る。また、CGL電位発生回路およびトランジスタQ17,Q8
は“L"レベルにリセットされたコラムラッチのラッチデ
ータを“H"レベルに反転させるだけの能力が要求され
る。このことは、上述と同様にトランジスタQ17,Q8およ
びCGL電位発生回路のサイズの増大をもたらし、半導体
記憶装置における高集積化に対する大きな障害となる。

それゆえ、この発明は上述のような従来の不揮発性半導
体記憶装置の有する欠点を除去し、ビット線およびコン
トロールゲート線上の電位をラッチするコラムラッチお
よび書込データを伝達するドライバの占有面積を縮小す
ることができるとともに、Ｙゲートトランジスタおよび
分離トランジスタのサイズをも小さくすることができ、
高集積化大容量を容易に実現できる不揮発性半導体記憶
装置を提供することである。

［課題を解決するための手段］この発明に係る不揮発性半導体記憶装置は、各ビット線
対応に設けられ、対応のビット線に接続されるコラムラ
ッチのラッチ電位を検出する手段と、少なくともプログ
ラムサイクル時に活性化され、ラッチ電位検出手段出力
に応答して対応のビット線を充電する手段と、充電手段
の活性化時分離トランジスタをオフ状態としてビット線
とコラムラッチとを分離する手段とを備える。

充電手段および電位検出手段はコントロールゲート線に
対しても好ましくは設けられる。

［作用］この発明における充電手段は、少なくともプログラムサ
イクル時に活性化され、ラッチ電位検出手段が“H"を検
出している場合に、対応のビット線を充電し、“0"が書
込まれるメモリトランジスタに接続されるビット線電位
を“H"レベルに保持し、この後分離トランジスタがオン
状態となり、コラムラッチと対応のビット線とが接続さ
れる。したがって、ソース線SLが接地電位に接続されて
いる場合、“0"書込が選択されたメモリトランジスタに
接続するビット線電位は“H"に充電された後コラムラッ
チに接続されるので、コラムラッチの充電能力は対応の
ビット線を充電する必要がなく、従来と比べて小さい能
力で正確にデータ書込を行なうことができる。

同様にドライバ、Ｙゲートトランジスタ、分離トランジ
スタの電流供給能力が小さくとも、コラムラッチのサイ
ズを小さくとれば、コラムラッチのラッチデータが“H"
に十分に反転され、“0"書込が選択されたメモリトラン
ジスタに接続されるビット線が充電手段により“H"に充
電されるため、正確に“0"書込を行なうことが可能とな
る。

［発明の実施例］第１図はこの発明の一実施例である不揮発性半導体記憶
装置の要部の構成を示す図であり、第９図に示される部
分と対応する部分には同一の参照番号が付されている。

第１図を参照して、この発明による不揮発性半導体記憶
装置には、“0"書込が行なわれるべきメモリセルが接続
されるビット線電位をプログラムサイクル時に“H"レベ
ルに確実に充電するために、各ビット線に対しラッチノ
ード電位検出手段およびビット線充電手段が設けられ
る。すなわち、ビット線BL1に対しては、コラムラッチC
1のラッチノードN1にそのゲートが接続され、ラッチノ
ードN1電位を検出するｎチャネルMOSトランジスタQ3
と、信号φ_ｐに応答して活性化され、トランジスタQ3を
介してビット線BL1を“H"レベルに充電するｐチャネルM
OSトランジスタQ1が設けられる。

ビット線BL2に対しては、そのゲートがコラムラッチC2
のラッチノードN2に接続され、ラッチノードN2の電位を
検出するｎチャネルMOSトランジスタQ4と、トランスタQ
4を介してビット線BL2を充電するトランジスタQ1が設け
られる。トランジスタQ1は各ビット線共通に設けられ、
制御信号φ_Ｐに応答してオン状態となり、プログラムサ
イクル時に対応のビット線を充電する。

コントロールゲート線CGLに対しては、コラムラッチC3
のラッチノードN3電位を検出するためのｎチャネルMOS
トランジスタQ5と、制御信号φ_Ｅに応答してオン状態と
なり、トランジスタQ5を介してコントロールゲート線CG
Lを“H"レベルに充電するｐチャネルMOSトランジスタQ2
が設けられる。制御信号φ_Ｅは消去サイクル時に“L"レ
ベルへ移行し、外部書込サイクルよびブログラムサイク
ル時には“H"レベルにある。したがって、コントロール
ゲート線CGLは消去サイクル時に“H"レベルに充電され
る。

分離トランジスタQ6,Q7のゲートへ与えられる制御信号T
Pは、制御信号φ_Ｐがプログラムサイクル時に“L"レベ
ルへ移行して所定時間経過した後に“H"レベルへ移行す
る。したがって、ビット線の充電動作が完了した後にコ
ラムラッチのラッチノードとビット線とが接続される構
成となる。

制御信号φ_Ｆ、T_P、φ_Ｐはタイマ出力に応答して動作す
る制御信号発生器100により発生される。

次にこの発明の一実施例である不揮発性半導体記憶装置
の動作を、データ書込時の動作波形図である第２図を参
照して説明する。ただし、説明を簡略化するために第９
図を参照して行なった従来の不揮発性半導体記憶装置と
同様の動作は適宜省略する。

まずデータ読出は、制御信号φ_P,φ_Ｅを“H"とし、トラ
ンジスタQ1,Q2をオフ状態とし、従来の不揮発性半導体
記憶装置と同様のタイミングで行なわれる。次にデータ
書込みについて説明する。

外部書込サイクル（第２図Ｉ参照）の最初に、リセット
パルスφ_BR1,φ_BR2、φ_CRが“H"レベルに立上がり、ト
ランジスタQ9,Q10、Q11、Q12、Q13、Q14がオン状態とな
る。これによりビット線BL1,BL2、コントロールゲート
線CGLおよびラッチノードN1,N2およびN3が接地電位に接
続される。次に、CGL電位発生回路CGからの電圧信号V
_CGL、φ_Ｗ、TP、TEが“H"レベルに立上がり、ビット線B
L1,BL2およびコントロールゲート線CGLのそれぞれはラ
ッチノードN1,N2,N3に接続されるとともに、ドライバD
1,D2がI/O線に接続される。またこのとき制御信号φ_P,
φ_Ｅは“H"レベルのままであり、トランジスタQ1,Q2は
オフ状態のままである。

制御信号φ_Ｗと同じタイミングで、Ｙデコーダ出力から
の列選択信号がＹゲート線Ｙ上へ伝達され、トランジス
タQ15〜Q17がそれぞれオン状態となる。これにより、ド
ライバD_in1,D_in2およびCGL電位発生回路CGの出力がビッ
ト線BL1,BL2およびコントロールゲート線CGLへ伝達され
る。

今、一例として、メモリトランジスタM1に“0"、メモリ
トラジスタM2に“1"書込む場合を考える。この場合、外
部からの入力データD_in1、D_in2はそれぞれ“L"、“H"で
ある。したがって、ビット線BL1はドライバD1,トランジ
スタQ18,Q15を介して“H"レベルに充電される。一方、
ビット線BL2はドライD2,トランジスタQ19,Q16を介して
“L"レベルの電位が伝達されるので接地電位レベルの
“L"レベルのままである。コントロールゲート線CGLは
トランジスタQ17を介して“H"レベルの電位V_CGLが伝達
され、“H"レベルに充電される。

その後タイマ出力に応答して外部書込サイクルが終了
し、外部からのアクセスが禁止され、外部書込サイクル
が終了し、次に内部書込サイクルの１つである消去サイ
クル（第２図II）が始まる。

消去サイクルにおいては、まず制御信号TP,TEは共に
“L"レベルであり、分離トランジスタQ6,Q7およびQ8は
オフ状態である。外部書込サイクル時にビット線BL1,BL
2およびコントロールゲート線CGLへ伝達された電位はコ
ラムラッチC1〜C3のラッチノードN1〜N3にそれぞれラッ
チされている。

次に制御信号φ_BR1が“H"レベルに立上がると、ビット
線BL1,BL2がオン状態のトランジスタQ9,Q10を介して接
地電位に接続される。この後、制御信号φ_SLが“H"、制
御信号φ_Ｅが“L"レベルとなる。この結果、ソース線SL
がトラジスタT4を介して接地電位に接続され、一方、コ
ントロールゲート線CGLはトランジスタQ2,Q5を介して
“H"に充電され、その電位は“H"に保持される。次に、
Vppパルスを発生してVppスイッチV3へ与え、Vppスイッ
チV3を介してコントロール線CGL電位を高電圧Vppレベル
まで昇圧させる。このとき同時に選択ワード線WL電位も
高電圧Vppレベルにまで昇圧される。この結果、メモリ
トランジスタM1,M2においては、コントロールゲートに
高電圧Vppが付加され、一方、ビット線BL1,BL2の“L"レ
ベルがトランジスタT1,T2を介してメモリトランジスタM
1,M2のドレインへ伝達されため、フローティングゲート
へ電子が注入され、それぞれのしきい値電圧Vthは正方
向にシフトする。この後、制御信号TEを“H"レベルにま
で立上げることにより、コントロールゲート線CGLとラ
ッチノードN3とを接続する。

なお、上述の消去サイクル時において制御信号TEは制御
信号φ_Ｅが“L"レベルに立下がり、トランジスタQ2,Q5
による充電動作が確実に行なわれた後に、“H"レベルに
立上がり、これによりコラムラッチC3のラッチノードN3
のデータ反転が生じることなく、確実にラッチノードN3
におけるラッチデータがコントロールゲート線CGLに伝
達されるようにされている。したがって、上述の動作タ
イミングにおいて、制御信号TEを“H"レベルに立上げた
後にコントロールゲート線CGLおよび選択ワード線WL電
位が高電圧Vppレベルにまで立上がるように構成しても
よい。この後、制御信号φ_Ｅを“H"レベルとすることに
より、トランジスタQ2をオフ状態とし、コントロールゲ
ート線CGLへの充電動作が完了し、応じて消去サイクル
が完了する。

次に第１の動作サイクルとしてのプログラムサイクル時
の動作について説明する。このプログラムサイクルはタ
イマ回路に含まれるブログラム用タイマＢにより開始さ
れる。まず、タイマＢからの信号により、プログラムサ
イクル（第２図III）が始まると、制御信号φ_CRが
“H"、制御合信号φ_SLが“L"レベルに移行する。これに
より、コラムラッチC3のラッチノードN3は接地電位レベ
ルにリセットされるとともに、ソース線SLはフローティ
ング状態にされる。また、コントロールゲート線CGLも
接地電位に接続される。次に、制御信号φ_Ｐが“L"レベ
ルへ移行すると、トランジスタQ1がオン状態となり、
“H"をラッチしているコラムラッチC1のラッチノードN1
電位に応答してトランジスタQ3がオン状態となり、ビッ
ト線BL1は“H"に充電される。一方、コラムラッチC2の
ラッチノードN2の電位は“L"レベルであり、トランジス
タQ4はオフ状態となるため、ビット線BL2は接地電位レ
ベルのままである。トランジスタQ1が制御信号φ_PPに応
答してオン状態となり、ビット線BL1の充電が完了する
と、すなわち制御信号φ_Ｐの“L"レベルへの移行後所定
時間Ｔ経過後、制御信号TPが“H"レベルに立上がる。こ
れにより、トランジスタQ6,Q7がオン状態となり、コラ
ムラッチC1,C2のラッチノードN1,N2がそれぞれビット線
BL1,BL2へ接続される。上述の構成において、ビット線B
L2は消去サイクル時においては、トランジスタT4および
ソース線SLを介して接地電位に接続されているため、フ
ローティング状態となることはなく、VppスイッチV2や
他の寄生容量との間の容量結合による“L"レベルの電位
が浮き上がることがなく、“L"レベルを保持している。
これにより、プログラムサイクル時においてビット線BL
2に接続されるコラムラッチC2のラッチデータが反転す
ることを防止することができる。ビット線BL1へのトラ
ンジスタQ1,Q3を介した充電動作完了後、制御信号TPを
“H"レベルに立上げて、ビット線BL1とラッチノードN1
とを接続する。

これにより、コラムラッチC1,C2のラッチノードN1,N2電
位がビット線BL1,BL2へそれぞれ伝達され、ビット線BL1
のデータ電位が“H"、ビット線BL2の電位が“L"レベル
に確定する。このとき、ビット線BL1は既に“H"レベル
に充電されているため、コラムラッチC1はデータ反転を
生じさせることなく、またビット線充電能力を要求され
ることなく、ラッチデータをビット線BL1へ伝達する。
このとき、コントロールゲート線CGL電位は“L"のまま
である。また、このとき高電圧Vppおよびクロック信号
φを発生させてVppスイッチV1〜V3のそれぞれに与える
と、“H"レベルのビット線BL1に接続されるVppスイッチ
V1が機能し、ビット線BL1電位が高電圧Vppレベルにまで
昇圧される。このとき、既に選択ワード線WL電位はＸデ
コーダブロックに含まれるVppスイッチ出力により高電
圧Vppレベルにまで昇圧されているため、メモリトラン
ジスタM1のドレインには高電圧Vpp、そのコントロール
ゲートには接地電位レベルの“L"が伝達され、メモリト
ランジスタM1のしきい値電圧Vthが負方向にシフトす
る。メモリトランジスタM2に関しては、そのドレインお
よびコントロールゲートは共に“L"レベルにあるため、
消去状態が保持される。この結果、メモリトランジスタ
M1への“0"書込が行なわれたことになる。

最後に、制御信号TPを“L"レベルへ移行させ、トランジ
スタQ6,Q7をオフ状態とするとともに、制御信号φ_BR1,
φ_BR2を“H"レベルとすることによりビット線BL1,BL2お
よびラッチノードN1,N2を接地電位へ接続する。この
後、制御信号φ_CRを“L"レベルとして、トランジスタQ1
1,Q14をオフ状態とする。また同様に、制御信号TPの立
上がりに応答して、制御信号φ_Ｐを“H"レベルへ立上げ
て、トランジスタQ1,Q2をオフ状態にし、書込サイクル
が終了する。

なお、上述の構成において、充電用トランジスタQ1,Q2
はそれぞれすべてのビット線およびすべてのコントロー
ルゲート線に共通に１個ずつ設ける構成であればよく、
特に各ビット線およびコントロールゲート線に対応して
１個ずつ設ける必要はない。

第３図は制御信号φ_Ｐから制御信号TPを作成する回路構
成を示す図であり、制御信号TPは、制御信号φ_Ｐを受け
るインバータ62と、インバータ62の出力の立上がりのみ
を遅延させる立上がり遅延回路61とからなる回路構成に
より発生される。これにより、“H"レベルがラッチされ
たコラムラッチに接続されるビット線への充電動作完了
後にコラムラッチのラッチノードとビット線とを接続す
ることが可能となる。

第４図は第３図に示される回路の動作を示す波形図であ
り、立上がり遅延回路61は、インバータ62出力であるノ
ードＮ電位の立上がりを所定時間Tdだけ遅延させて制御
信号TPを出力する。制御信号TPの立下がりタイミングは
制御φ_Ｐ立下がりタイミングと同期している。

上記実施例においては、電源ラインが直接コラムラッチ
C1〜C3のそれぞれに接続される構成となっている。しか
しながら、この構成の場合、各コラムラッチに対し電源
線を設ける必要があるため、回路配置における設計の自
由度が損われる場合がある。これを避けるためには、第
５図に示すように、コラムラッチの電源線に接続される
ｐチャネルMOSトランジスタQ70,Q71と電源電位Vccとの
間に、制御信号▲▼に応答してオン状態となるｐ
チャネルMOSトランジスタQ74を設ける構成としてもよ
い。すなわち、動作時以外においては、コラムラッチと
電源とを切離す構成としてもよい。この場合、各コラム
ラッチに対応して電源線を設ける必要がなく、所定位置
に電源線を設け、それと接続用トランジスタQ74を介し
てコラムラッチとを接続するように構成すればよいた
め、電源線に対する設計の自由度が増大する。

第５図に示される構成において、制御信号▲▼
は、通常、不揮発性半導体記憶装置において用いられて
いる R/をトリガ信号として用いることにより第６図に示さ
れるように容易に発生することができる。これにより、
制御信号▲▼を書込サイクル時（第６図I,II,II
I）の期間の間活性状態の“L"とすることができ、これ
によりコラムラッチにおける電力消費をも低減すること
ができる。

なお、第６図において、タイマ1,タイマ２はそれぞれ外
部書込タイクルおよび内部書込サイクルのタイミングを
与えるタイマ出力である。または半導体記憶装置への外部からのアクセスを制御するた
めの信号である。

制御信号▲▼,TP,φ_Ｐなどの主要な制御信号は第
７図に示すようにライトイネーブル信号▲▼、レデ
ィ／ビジー信号R/を受ける制御信号発生器100′によ
り作成することができる。

さらに、上記実施例においては、充電用トランジスタQ
1,Q2としてｐチャネルMSトランジスタを用いた場合を一
例として説明したが、これに代えてｎチャネルMOSトラ
ンジスタを用いて構成してもよい。この場合、各制御信
号φ_P,φ_Ｅの極性は反転する必要がある。

また、第２図に示す動作タイミングは一例であり、他の
クロックタイミングで動作させるように構成してもよ
い。すなわち、たとえばトランジスタQ12〜Q14は特に設
ける必要もないが、この場合においては、第１図に示さ
れる実施例の構成において、制御信号φ_BR2が“H"レベ
ルとなるタイミングに応答して制御信号φ_BR1と制御信
号TPまたは制御信号φ_CRとTEとを同時に“H"レベルとす
る構成とすればよい。

さらに、消去サイクルにおける制御信号φ_BR1によるビ
ット線のBL1,BL2の接地は特に行なう必要もない。ま
た、外部書込サイクル中に制御信号φ_P,φ_Ｅを制御信号
TP,TEの活性化に同期して“L"として充電動作を行なう
ように構成してもよい。

さらに、上記実施例においては、不揮発性半導体記憶装
置に含まれるメモリセルとして、FLOTOX型メモリトラン
ジスタを用いて構成されるメモリセルを一例として説明
したが、たとえばMNOS型メモリトランジスタなど、他の
構成によるしきい値可変なメモリトランジスタを含むメ
モリセルであれば、上記実施例と同様の効果を得ること
ができる。

さらに、コラムラッチの構成としては、第１図に示され
るCMOS Ｊ−Ｋフリップフロップ型ラッチだけでなく、
たとえばNMOS Ｊ−Ｋフリッププロップなど、“L"/
“H"のデータを一時的に記憶できる回路構成であればよ
い。

ここで、たとえばCMOS構成でコラムラッチを構成すれ
ば、動作時電流を他の構成に比べて小さくすることがで
きる。

また、コントロールゲート線CGLにおいては、充電用ト
ランジスタQ2および電位検出用トランジスタQ5を特に設
ける必要もない。

［発明の効果］以上のようにこの発明によれば、少なくともビット線の
各々に対し各ビット線対応に設けられたコラムラッチの
ラッチノードの電位を検出する手段と、プログラムサイ
クル時に活性化され、ラッチノード電位検出手段出力に
応答して対応のビット線を所定電位に充電する手段とを
設けているので、ビット線対応のコラムラッチはプログ
ラムサイクル時にビット線を充電する必要がなく、コラ
ムラッチを構成するトランジスタのサイズを小さくする
ことができ、コラムラッチの占有面積を小さくすること
ができる。

また、コラムラッチのトランジスタのサイズを小さくす
ることができるので、外部書込サイクルにおいて、コラ
ムラッチのラッチデータの反転（“L"→“H"）を容易に
行なうことができ、書込用ドライバ、Ｙゲートトランジ
スタおよび分離トランジスタのサイズを小さくすること
ができ、各回路およびトランジスタの占有面積を低減す
ることができ、容易に高集積化を実現することができ
る。

また、コラムラッチのトランジスタのサイズは小さくす
ることができるので、コラムラッチデータを容易に反転
することができ、データ書込時においてコラムラッチに
おけるラッチデータが確定するまでに要する時間すなわ
ちデータセットアップ時間を短縮することができ、デー
タ書込時間を大幅に短縮することが可能となる。

また、消去サイクル時においては、ソース線SLが接地さ
れているので、“L"レベルのビット線電位の立上がりを
防止することができるとともに、充電手段によりプログ
ラムサイクル時には“H"レベルの電位が伝達されるビッ
ト線電位は確実に“H"レベルに充電されるので、ラッチ
データの反転などによる誤ったデータの書込を防止する
ことが可能となる。

以上のように、この発明によれば、高密度大容量の高速
で確実にデータ書込を行なうことのできる不揮発性半導
体記憶装置を実現することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例ある不揮発性半導体記憶装
置の要部の構成を示す図である。第２図はこの発明の一
実施例である不揮発性半導体記憶装置におけるデータ書
込時における動作を示す波形図である。第３図は分離ト
ランジスタの動作制御信号TPを充電用の制御信号φ_Ｐか
ら作成するための回路構成の一例を示す図である。第４
図は第３図に示される信号のタイミング関係を示す図で
ある。第５図は本発明の他の実施例であり、コラムラッ
チの他の構成例を示す図である。第６図は第５図に示さ
れる制御信号▲▼の発生タイミングを示す図であ
る。第７図は各種制御信号を発生するための回路構成の
一例を示す図である。第８図は従来からの不揮発性半導体記憶装置の全体の構
成の一例を示す図である。第９図は従来の不揮発性半導
体記憶装置の要部の構成の一例を示す図である。第10図
は従来からの不揮発性半導体記憶装置のメモリセルの構
成の一例を示す図である。第11図は不揮発性半導体記憶
装置におけるメモリトランジスタのしきい値電圧Vthの
変化を示す図である。第12図は従来から用いられている
Vppスイッチの構成の一例を示す図である。第13図は従
来からの不揮発性半導体記憶装置の動作のタイミングを
概略的に示す図である。第14図は第９図に示される従来の不揮発性半導体記憶装
置のデータ書込時における動作タイミングを示す信号波
形図である。図において、BL1,BL2はビット線、CGLはコントロールゲ
ート線、C1,C2およびC3はコラムラッチ、N1,N2およびN3
はラッチノード、WLはワード線、ＹはＹゲート線、Q6,Q
7はビット線とラッチノードとを分離するためのトラン
ジスタ、Q8はコントロールゲート線CGLとラッチノード
とを分離するためのトランジスタ、Q15,Q16およびQ17は
Ｙゲートトランジスタ、Q1は充電用トランジスタ、Q3,Q
4はラッチノード電位検出および充電を行なうためのト
ランジスタ、Q2はコントロールゲート線充電用トランジ
スタ、Q5はラッチノード検出およびコントロールゲート
用充電用トランジスタ、CGはCGL電位発生回路、D1,D2は
データ書込用ドライバ、100,100′は制御信号発生器で
ある。なお、図中、同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】行および列からなるマトリクス状に配列さ
れ、各々が情報を不揮発的に記憶する複数の記憶素子
と、前記複数の記憶素子の一列が各々に接続される複数
の列信号線と、前記列信号線の各々に対応して設けら
れ、対応の列信号線上の電位を一時的に保持する複数の
ラッチ手段と、前記列信号線の各々に対応して設けら
れ、対応の列信号線とラッチ手段とを分離する複数の分
離手段とを少なくとも含む不揮発性半導体記憶装置であ
って、前記ラッチ手段の各々は対応の分離手段を介して
対応の列信号線に結合されるラッチノードを有し、かつ
前記不揮発性半導体記憶装置は外部から与えられたデー
タを外部アドレスにより選択された記憶素子へ対応の列
選択線上の信号電位に従って書込む第１の動作サイクル
を少なくとも含んでおり、前記ラッチノードの各々に対応して設けられ、対応のラ
ッチノード上の電位を検出する手段と、前記列信号線の各々に対して設けられ、前記第１の動作
サイクル時に前記選択された記憶素子へのデータ書込前
に活性化され、前記電位検出手段出力に応答して対応の
列信号線を所定電位に充電する手段と、前記充電手段の活性化時前記分離手段を活性状態として
各列信号線と各ラッチノードとを分離する手段とを備え
る、不揮発性半導体記憶装置。