JPH0664913B2 - Ｅｅｐｒｏｍ型メモリ装置 - Google Patents

Ｅｅｐｒｏｍ型メモリ装置

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JPH0664913B2
JPH0664913B2 JP3899785A JP3899785A JPH0664913B2 JP H0664913 B2 JPH0664913 B2 JP H0664913B2 JP 3899785 A JP3899785 A JP 3899785A JP 3899785 A JP3899785 A JP 3899785A JP H0664913 B2 JPH0664913 B2 JP H0664913B2
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シエン・フアン
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エヌ ベー フィリップス フルーイランペンファブリケン
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
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    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
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    • G11C16/10—Programming or data input circuits

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Description

【発明の詳細な説明】 本発明は大規模集積回路メモリに関するもので、特にEE
PROMのアレーの改良に関するものである。
本発明の目的は改良したEEPROMアレーを提供することに
ある。
本発明の特徴の１つはメモリアレーの複雑さを低減し得
る簡単化したアドレス選択システムにある。
本発明の利点はアレーの各メモリセルに必要とされるト
ランジスタの数が減少する点にある。
本発明EEPROM型メモリ装置においては、メモリの複数個
のバイトを構成する複数個のメモリセル行列のセクシヨ
ンを設ける。各セクシヨンは、２個の端子を有し当該セ
クシヨンのセルに差電圧を供給して当該セルを充電また
は放電させる書込回路を含み、各セクシヨンの各行は当
該セクシヨンの各列に対し１個のメモリセルを含み、各
セクシヨンは同数の行と同数の列を含み、各セクシヨの
同一の行列位置にある各メモリセルに相まつてメモリの
各バイトを構成するものとする。改良は選択装置の簡単
化にあり、本発明においては各セクシヨンに、選択され
た行の全てのメモリセルを関連する書込回路の一方の端
子に接続すると共に選択された列の全てのメモリセルを
関連する書込回路の他方の端子に接続する簡単化した選
択装置を設け、各選択装置は関連する書込回路が選択さ
れた行および選択された列にあるメモリセルを除く他の
メモリセルに充電または放電用差電圧を供給するのを阻
止する阻止装置を具えるものとし、各書込回路は関連す
る選択セルの情報を第１状態から第２状態にまたはその
逆に書換えることができると共に、同時に他の書込回路
は関連する選択セルの情報に上記と同一の書換えまたは
異なる書換えができるようにする。
図面につき本発明を説明する。
第１図はEEPROMアレーの８個のセクシヨンの１つを示
し、各セクシヨンは32列×256行に配置された8192個の
メモリセルを含んでいる。EEPROMアレーの第１セクシヨ
ンの４個のフローテイングゲート電界効果トランジスタ
RoQMo,RoQM ３ １,R２ ５ ５QMoおよびＲ２ ５ ５QM ３ １を示
してある。これらトランジスタはそれぞれ第１列の第１
行、第32列の第１行、第１列の第256行および第32列の
第256行のメモリセルである。第１セクシヨンの第２列
〜第31列のメモリセルは図を簡単とするために図示して
なく、垂直の点線ブロツクと記号C1〜C30で示してあ
る。同様に第２行〜第255行のメモリセルも図示してな
く、水平の点線ブロツクとR1〜R254の記号で示してあ
る。
アレーの各メモリセルはフローテイングゲート電界効果
トランジスタ（第１セクシヨンの第１行および第１列の
セルではRoQMo）と、関連する通常形の電界効果トラン
ジスタRoQDoとを具える。
第１のセクシヨンの各メモリセルはRoQGo,---R２ ５ ５QG
oで示す共通の行選択（通常形）電界効果トランジスタ
と関連する。
第１セクシヨンの各列の全メモリセルは列選択電界効果
トランジスタQCDo---QCD ３ １と関連する。
第２〜第８セクシヨンのアレーにも上述のメモリセルと
同一のメモリセルが存在する。第２〜第８セクシヨンは
図を簡単とするために図示してないが、各セクシヨンは
同一である。各セクシヨンはアレーの各８セルバイトの
１つのメモリセルを構成する。これがため、各セクシヨ
ンの同一の行および列を選択することにより当該バイト
の全８個のセル読み書きすることができる。
簡単のため以後においては各メモリセルフローテイング
ゲートトランジスタをQMとして表示し、ソースが関連す
るセルトランジスタのドレインに接続されている関連す
る通常形の電界効果トランジスタ（ドレイン選択トラン
ジスタ）をQDとして表示する。この表示は列および行の
位置と無関係である。各メモリセクシヨンにおいて行選
択トランジスタQGはそのドレインを選択ラインに接続す
ると共に選択トランジスタQCGを経て読出および書込回
路RWMの端子９に接続する。各共通行選択トランジスタQ
Gのソースをその行のフローテイングゲートメモリセル
トランジスタQMのゲートに接続する。各セルのドレイン
選択トランジスタQDのドレインを関連する列選択ライン
に、ソースを関連するメモリセルフローテイングゲート
トランジスタQMのドレインに接続する。各メモリセルト
ランジスタQMのソースを関連する阻止装置CP0−CP31の
一部に接続する。行選択トランジスタQGおよびドレイン
選択トランジスタQDのゲートを関連する行選択ラインRS
に接続する。
ドレイン選択トランジスタQDのドレインを列選択トラン
ジスタQCDを経て読出および書込回路RWMのライン８に接
続する。
各セクシヨンの読出および書込回路RWMはトランジスタQ
FG,QTG,QSGおよびQHGを含むゲート列選択回路と、トラ
ンジスタQFD,QTD,QSD及びQHDを含むコンプリメンタリド
レイン列選択回路を具える。
第１図に示すトランジスタは、Ｐチヤンネルデバイスで
あるトランジスタQFGおよびQFDを除いて全てＮチヤンネ
ルデバイスである。トランジスタQFGおよびQFDはフリツ
プフロツプ回路に接続配置され、トランジスタQTGおよ
びQTDと相まつて端子20からライン８および９への接続
を与える。後に説明するように、このフリツプフロツプ
回路は第１状態において関連するメモリセルを充電し、
第２状態においてそれを放電する。トランジスタQSGお
よびQSDは第２のフリツプフロツプ回路を構成し、トラ
ンジスタQHGおよびQHDと相まつてライン９および８から
大地への接続を与える。
第１図には入力信号ラツチDILおよび出力信号ラツチDOL
を含むアレーの第１セクシヨンの書込装置も示してあ
る。出力信号ラツチの入力端子は読出および書込回路RW
M（これも書込装置の一部を構成する）のライン８およ
び９に接続する。書込装置の出力ラインVDOを排他OR回
路EOから成る比較器の一方の入力に接続する。データ入
力ラツチDILの入力端子をデータ入力ラインDINに接続す
ると共にその出力ラインVDIを排他OR回路EOの第２入力
端子に接続する。排他OR回路の出力端子をスイツチSWの
入力端子に接続する。このスイツチの他方の入力端子を
ライン▲▼に接続する。スイツチSWの出力端子を読
出／書込回路RWMの端子20に接続する。
NANDゲートNA１の入力端子を読出／書込回路RWMの端子
９と、排他OR回路EOの出力ラインPHIと、ラインVPGMに
接続すると共にその出力を阻止装置CP0〜CP31の入力端
子に供給する。阻止装置への他の入力はクロツクバルス
ラインφおよびライン▲▼から供給される。
第２図はデータ入力ラツチDILの回路を示す。この回路
の動作の説明は、本発明では書込動作の前に常に読出動
作が行なわれるものと理解すると簡単になる。このこと
は、書込動作はメモリのデータが変更される場合にのみ
生ずるという特徴をもたらす。更に、データ入力ラツチ
DILはセルへの次の入力がラツチの最終入力と相違する
場合にのみスイツチすればよい。これがため、最終入力
がラツチをラインVDIに２進値“1"を出力するようスイ
ツチしている場合、第２図のＮチヤネルゲートN4がター
ンオンして端子51を２進値“0"に維持している。これに
よりＰチヤンネルゲートP3がオンし、VCC電位（２進値
“1"）がラインVDIに維持される。第２〜第８図の説明
を通してＮチヤンネルゲートは接頭字ＮでＰチヤンネル
ゲートは接頭字Ｐで示す。
セルを２進値１から０に書換えたい場合には、読出サイ
クルの開始時にデータ入力ラツチは上述の状態にある。
ラインDINに２進値０が現われると、これによりＰチヤ
ンネルゲートP2がターンオンし、ＮチヤンネルゲートN1
がオフする。読出サイクル中ラインVPGM上の信号は低レ
ベルにあり、これによりＰチヤンネルゲートP1がターン
オンする。これがためVCC電位（２進値１）が端子51に
現われる。これによりゲートP3がターンオフし、ゲート
N3アターンオンしてラインVDIが接地電位（２進値０）
になる。従つて、ゲートN4がターンオフし、ゲートP4が
ターンオンして端子51が２進値１レベルに維持される。
セルを２進値０から１に書換えるには書込サイクルに先
立つ読出サイクルの開始時にデータ入力ラツチは上述の
状態にある。２進値１がラインDINに現われると、これ
によりゲートN1がターンオンする。読出サイクル中ライ
ン▲▼は高レベルであるためゲートN2もターン
オンする。これにより端子51が接地電位（２進値０）に
なる。従つてゲートN3がターンオフし、ゲートP3がター
ンオンしてラインVDIにVCC電位（２進値１）が供給され
る。これによりゲートP4がターンオフし、ゲートN4がタ
ーンオンして端子51が接地電位（２進値０）に維持され
る。
データ出力ラツチDOL（第３図）はライン８が２進値０
でライン９が２進値１のときラインVDOに２進値１信号
を出力する。またライン８が２進値１でライン９が２進
値１のときは２進値０信号を出力する。ライン８が２進
値０の場合、ゲートP5がオンし、ゲートN5がオフしてV
CC電位（２進値１）がゲートP5を経てラインVDOに供給
されると共にゲートN7に供給されてこれがターンオンす
る。ゲートN8がライン９の２進値１でターンオンされる
ため、ゲートP6に接地電位（２進値０）が供給されてこ
れがターンオンする。その結果、VCC電位（２進値１）
がゲートP6によりラインVDOに維持される。
ライン８が１でライン９が０の他方の状態ではゲートN
5,N6およびP8がターンオンしてラインVDOに接地電位
（２進値０）が供給される。
排他OR回路EOは、入力ラインVDIまたはVDOの何れか一方
のみが２進値１である場合に２進値１を発生する。他の
状態では出力ラインPHIに２進値０を出力する。ラインV
DIから２進値１が、ラインVDOから２進値０が供給され
るものとすると、ゲートP10（第４図）がターンオンし
て２進値１をゲートN13に供給してこれをターンオンす
る。同時にゲートN14がターンオンして接地電位（２進
値０）をゲートN14およびN13を経てゲートP15に供給し
てこれをターンオンし、これにより２進値１がラインPH
Iに供給される。２進値１がラインVDIおよびVDOの双方
に現われる場合にはゲートN9およびN10が両方ともター
ンオンして２進値０をゲートP11およびP13に供給してこ
れらもターンオンし、ゲートP11がゲートN16に、ゲート
P13がゲートN15に２進値１を供給してこれらをターンオ
ンするため、ラインPHIに接地電位（２進値０）が供給
される。
２進値０がラインVDIおよびVDOの両方から供給される場
合にはゲートP12およびP14がターンオンして２進値をゲ
ートN15およびN16に供給する。これによりこれらトラン
ジスタがターンオンしてラインPHIに２進値０が供給さ
れる。
２進値０がラインVDIから、２進値１がラインVDOから供
給される場合には、ゲートP9がターンオンして２進値１
をゲートN11に供給してこれをターンオンする。同時に
ゲートN12がラインVDOの２進値１によりターンオンされ
る。これらのゲートはゲートP16に論理値０を供給して
これをターンオンしてラインPHIにVCC電位（論理値１）
を供給する。
第５図は読出および書込回路RWMの端子20に供給する電
圧を読出電位VCCから書込電位VPPにスイツチするスイツ
チSWの詳細回路図を示す。ライン▲▼から供給され
る信号はゲートP17およびN17から成るインバータより反
転される。ライン▲▼からの２進値１信号は読出動
作を表わし、２進値０をラインVPGMに供給せしめる。ゲ
ート20およいN20から成るインバータはこの信号を反転
してラインに２進値１を供給する。この状態で
はゲートP18がターンオンし、２進値１がゲートN21およ
びN24に供給されてこれらゲートがターンオンする。ゲ
ートN21はゲートP23に接地電位を供給してこれをターン
オンし、ゲートP22およびP24をターンオフする。ゲート
N24はVCC電位（読出電圧）を読出お書込回路RWMの端子2
0に供給する。
書込動作が必要なときは、ラインVPGMが高レベルに、ラ
イン▲▼が低レベルになるが、ラインPHIが２
進値０、すなわち関連するメモリセルにおいて情報の変
更が必要ないことを示す場合には何の動作も起らない。
情報の変更が必要であるものとすると、VPGMが高レベル
になるときゲートN8がターンオンする。ラインPHIが高
レベルになるとゲートN19がターンオンして接地電位が
ゲートN21およびN24に供給されてこれらがターンオフす
る。これによりVCC電位が読出および書込回路RWMの端子
20から除去される。ゲートN18およびN19を経て供給され
る接地電位はゲートP21をターンし、これによりゲートP
23がターンオフ、ゲートN23がターンオンされる。これ
により接地電位がゲートP24に供給されてこれがターン
オンし、書込電位VPPが読出および書込回路RWMの端子20
に供給される。
第６図は第１図の阻止手段CPの詳細回路図を示す。ライ
ン81に２進値１が供給されるとこれによりトランジスタ
N27がターンオンし、接地電位がラインＳに供給され
る。ライン81に２進値０が供給されると阻止手段の一部
を構成するチヤージポンプがVPP電位をラインφにクロ
ツクパルスが現われる度に、ラインＳに供給する。クロ
ツクパルスはコンデンサCA1を介して供給されトランジ
スタN26をターンオンせしめる。これによりトランジス
タN25が更にターンオンされ、VPP電位がN25およびN26を
経てラインＳに供給される。
一つのメモリセルの動作を第１図を参照して説明する。
特定のセルを読出すには既知のように選択電圧を当該セ
ルに関連する列選択ラインに供給すると共に当該セルに
関連する行選択ラインに供給して当該セルのアドレスす
なわち選択する。この際、８個のセクシヨンの各々にお
いて同一の行選択ラインと列選択ラインが同時に選択さ
れてバイト全体がアドレスされる。すなわち、各セクシ
ヨンにおいて一組の行および列選択ラインのみが選択さ
れ、各セクシヨンにおいて１個のセルのみが選択され
る。零行零列が選択されているものとすると、選択電圧
（その電圧源は図示してない）はトランジスタQGおよび
QDをトランジスタQCDと一緒にターンオンする。このと
きトランジスタQMのフローテイングゲートは放電してい
るものとすると、このメモリセルは第１状態（２進値１
記憶状態）にある。読出動作中はライン▲▼が
高レベルであるため、２進値１が阻止装置CPの入力端子
81に供給される。これによりラインSOに接地電位が供給
される。このとき、第５図につき既に説明したようにス
イツチSWから読出電圧VCCが端子20に供給される。トラ
ンジスタQMがプリチヤージされたライン９からトランジ
スタQCGおよびQGを経て供給される電圧によりターンオ
ンしているときはライン８はトランジスタQMのソースの
接地電位にある（プリチヤージ動作は当業者に公知であ
るので説明は省略する）。電圧Ｖ１ ２が任意の既知の方
法で端子12に供給されると、トランジスタQHGがターン
オンするが、トランジスタQSGがライン８からそのゲー
トに供給される低電圧のためにオフのままであるためラ
イン９は高レベルのままとなる。斯る後に電圧Ｖ
１ ４（第７図）が任意の既知の方法で端子14に供給され
ると、トランジスタQHDがターンオンし、このトランジ
スタとトランジスタQSD（ライン９の電圧によりターン
オンしている）がライン８に別の接地パルスを供給す
る。次いで、電圧Ｖ１ ８（第17図）が任意の既知の方法
で端子18に供給されると、トランジスタQTGおよびQTDが
ターンオンする。従つて端子15がライン９の電圧に上昇
し、端子16がライン８の接地電位に低下する。これによ
りトランジスタQFGがターンオンして電圧VCCをライン９
に供給してこれを高電位に維持する。ライン８がライン
９より低電位にある電圧差はトランジスタQMに２進値１
が記憶されていることを表わす。これは第５図につき説
明したようにデータ出力ラツチDOLからのラインVDO上の
２進値１出力により識別される。このラインVDOの出力
は排他OR回路EOの下側入力端子に供給される。
メモリセルQMのフローテイングゲートが読出動作の開始
時に充電されていて第２状態、すなわち２進値０を記憶
している場合には、セルは行選択電圧がラインRS０に供
給され且つライン９からプリチヤージが供給されても導
通しない。その結果ライン８はプリチヤージ電圧のため
に高レベルのままとなる。これがため、トランジスタQ
SGがターンオンする。従つて、電圧Ｖ１ ２がトランジス
タQHGに供給されてこれがターンオンすると、ライン９
にトランジスタQSGおよびQHGを経る接地パスが与えられ
る。これがためトランジスタQSDがライン９の接地電位
によりターンオフされ、電圧Ｖ１ ４がトランジスタQHD
に供給されてこれがターンオンしても何の影響もない。
以上の状態において電圧Ｖ１ ８が端子18に供給されてト
ランジスタQTGおよびQTDがターンオンすると、端子15が
接地電位になると共に端子16が高電位になる。このとき
端子15の接地電位はトランジスタQFDをターンオンし、
端子20に供給されている電圧VCCをライン８に供給す
る。ライン９がライン８より低電位にある電位差はメモ
リセルに２進値０が記憶されていることを示し、この場
合には前述したようにデータ出力ラツチDOLが２進値０
を出力してこれをラインVDOを経て排他OR回路EOの下側
入力端子に供給する。排他OR回路EOの動作は読出動作中
は何の作用もなく、無視できる。
書込サイクルを行なう場合には書込動作に先だつて上述
の読出サイクルが行なわれる。書込サイクルにおいては
２進値０または１がラインDINからデータ入力ラツチDIL
に供給される。第２図と関連して説明すると、これら信
号の何れもデータ入力ラツチDILから対応する信号を発
生させ、その信号をラインVDIを経て排他OR回路EOの上
側入力端子に供給する。書込動作は、メモリセルのデー
タを変える必要がある場合にのみ必要であるから、排他
0R回路EOを用いてこの必要性を決定する。第６図につき
説明したように、メモリセルに記憶されているデータが
ラインDINから供給されるデータと同一の場合には排他0
R回路EOの両入力端子にラインVDIおよびVDOから両方と
も０または１が供給される。何れの場合も排他0R回路EO
の出力端子からラインPHIを経てスイツチSWに２進値０
が供給される。この場合には関連するセルの情報を変え
る必要がないために書込は不要であるため、書込サイク
ルの開始が阻止される。
２進値１がトランジスタQMに記憶されており、これに２
進値０を書込む必要があるものとする。この場合、ライ
ン８はＶ１ ８パルス中ライン９に対し低電位にあり、従
つて２進値１信号がラインVDOを経て排他OR回路EOの下
側入力端子に供給されると共に２進値０信号がラインVD
Iを経て排他OR回路EOの上側入力端子に供給される。こ
の場合排他0R回路EOはラインPHIを経てスイツチSWに２
進値１出力を供給し、スイツチSWは書込サイクルがライ
ン▲▼の信号の低下により開始されるときに端子20
の電圧を読出電圧VCCから一層高い書込電圧VPPへと切換
える。ラインVPGMは（ライン９およびPHIと同様に）高
レベルにあり、NANDゲートNA1がライン81に２進値０を
供給する。この結果書込電圧VPPが各阻止装置CPにより
ラインＳに供給される。これによりこの電圧が供給され
る任意のセルはそのゲートが高電位になつたとしても書
込みが阻止される。選択されたセルのメモリトランジス
タQMのソースドレインはトランジスタQCDおよびQDを経
て供給されるライン８の接地電位に維持される。
書込電圧VPPはトランジスタQFGおよびQTGを経てライン
９にも供給され、更にトランジスタQCGおよびQGを経て
メモリセルトランジスタQMのゲートにも供給される。従
つて、選択されたセルのメモリトランジスタQMはゲート
が書込電位になると共にソースおよびドレインが接地電
位になり、このトランジスタQMのフローテイングゲート
は充電されてその蓄積情報が２進値０に変化する。
選択された行にあつて選択されなてない31個の列にある
31個のセルについて考案する。これらセルのメモリトラ
ンジスタQMのゲートはVPPに近い電位にあるがそれらの
ドレインはそれらの列選択トランジスタQCDがオフのた
め浮いている。上述したようにそれらのソースはそれら
のチヤージポンプまたは阻止装置CPからの充電の結果と
してVPPに近い電位にある。このようにチヤージポンプC
Pはこれらのセルの書込阻止の目的を達成する。
選択された列にあつて255個の選択されていない行にあ
るセルについて考案する。これらのセルのゲートはそれ
らの行選択トランジスタQGがオフであるため浮いてい
る。それらのソースはライン８の接地電位にある。それ
らのドレインはそれらの選択トランジスタQDがオフであ
るため浮いている。メモリ部と選択部がこの状態にある
各メモリセルは選択された列中の非選択セルが書込まれ
るのを阻止する。
２進値１がトランジスタQMに記憶されており、これに２
進値０を書込む必要があるものとすると、パルスＶ１ ８
が端子18に供給されるときライン８がライン９に対し高
電位にある。この場合データ出力ラツチDOLがラインVDO
を経て排他OR回路EOの下側入力端子に２進値０を供給す
ると共にデータ入力ラツチDILが２進値１をラインVDIを
経て排他0R回路EOの上側入力端子に供給する。ライン９
が低レベルにあるためNANDゲートNA1が２進値１を阻止
装置CPに供給し、全てのメモリトランジスタQMのソース
ラインを接地する。また、スイツチSWが読出電圧VCCの
代りに書込電圧VPPを端子20に供給する。しかし、この
とき読出サイクル動作中に先に説明したようにトランジ
スタQFGがターンオフ、トランジスタQFDがターンオンし
ている。これにより書込電圧はトランジスタQFDおよび
トランジスタQTDを経てライン８に供給され、更にトラ
ンジスタQCDおよびQDを経てメモリセルトランジスタQM
のドレインに供給される。書込電圧がドレインに、ライ
ン９の接地電位がトランジスタQCGおよびQGを経てゲー
トに供給されるとそのメモリセルトランジスタQMのフロ
ーテイングゲートは放電され、２進値１が記憶される。
列“0"および行“0"が選択されるときは、アレーの第１
セクシヨンのメモリセルＲ０QM ０（第１図）と、他の７
個のセクシヨンの対応するメモリセルが同時に選択され
る。各メモリセルは各自の書込装置を有するため、第１
図のライン９とライン８との電圧の高低関係を他の任意
のセクシヨンのライン９とライン８との関係と無関係に
設定することができる。このように各バイトの各ビツト
を各別のセクシヨンに分割することにより各セクシヨン
の書込装置を書込サイクル中動作させてバイトの選択し
た各セルに、当該バイトの他の選択セルと無関係に第１
状態または第２状態の情報を書込むことができる。
上述の構成によれば、更に、アレーの各セクシヨンの書
込装置の排他OR回路EOにより、情報を書き換える必要が
あるセルと関連する読出および書込回路RWMにのみ書込
電圧を供給することができる。これにより斯るセルには
不必要な書込みが阻止される。
更に、各バイトの各ビツトを各別のセクシヨンに分割す
ることにより、それらの書込回路によつて第１状態の情
報の第２状態の情報を含む一つの選択セルに書込むこと
ができると同時に第２状態の情報を第１状態の情報を含
む別の選択セルに書込むことができる。従つて、列“0"
および行“0"の第１ビツト装置のメモリセル、すなわち
Ｒ０QMO（第１図）が２進値１を記憶しており、列“0"
および行“0"の８ビツト位置のメモリセルが２進値０を
記憶しているものとすると、本発明によれば前者のセル
を書込のイクル中に２進値０に書き換えることができる
と共に後者のセルを同一の書込サイクル中に２進値１に
同時に書き換えることができる。また、上述の本発明の
構成ではそのメモリセルとして２個のトランジスタを使
用するのみである。更に、１行の全セルがその行が選択
されたときに関連する書込装置に同時に接続される。し
かし、その行のセルのうち選択された列のセルだけしか
書込むことができない。これは書込装置が他のセルに充
電または放電用差電圧を供給するのを阻止する阻止装置
CPが設けられているためである。
以上から、本発明の上述の構成には種々の変更や変形を
加えることができること勿論である。上述の構成は一例
であつて本発明はこれに限定されるものではない。
【図面の簡単な説明】
第１図は本発明EEPROMアレーの８個のセクシヨンの１セ
クシヨンの簡略回路図、 第２図は第１図のデータ入力ラツチの詳細回路図、 第３図は第１図のデータ出力ラツチの詳細回路図、 第４図は第１図の排他OR回路の詳細回路図、 第５図は第１図のスイツチの詳細回路図、 第６図は第１図の阻止装置の詳細回路図、 第７図は上述のメモリの読出および書込サイクルの実行
に使用されるいくつかのパルスのタイミング波形図であ
る。 Ｒ０QMO,R０QDO;R０QM ３ １,R０QD ３ １;R２ ５ ５QMO,R２
５ ５QDO;R２ ５ ５QM ３ １,R２ ５ ５QD ３ １……メモリセル Ｒ０QGO,…Ｒ２ ５ ５QGO……行選択トランジスタ QCDo,…QCD ３ １……列選択トランジスタ RMW……読出および書込回路 DIL……データ入力ラツチ DOL……データ出力ラツチ EO……排他OR回路 SW……スイツチ NA1……NAND回路 CP……阻止装置
フロントページの続き (56)参考文献 特開 昭59−57972（ＪＰ，Ａ) 特開 昭55−8696（ＪＰ，Ａ) 特開 昭53−84433（ＪＰ，Ａ) 特開 昭57−192067（ＪＰ，Ａ) 特開 昭57−69585（ＪＰ，Ａ)

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】メモリの複数個のバイトを構成する複数個
    のメモリセル行列のセクションを含み、各セクションは
    関連するメモリセルに差電圧を供給してこれらセルを充
    電または放電させるための２端子を有する書込回路を含
    み、各セクションの各行は当該セクションの各列に対し
    １個のメモリセルを含み、各セクションは互いに同数の
    行と同数の列を含み、各セクションの同一の行および列
    位置にある各メモリセルは相まってメモリの各バイトを
    構成するものとしたEEPROM型メモリ装置であって、各セ
    クションごとに、選択された行のすべてのメモリセルを
    関連する書込回路の一方の端子（９）に接続すると共に
    選択された列の全てのメモリセルを関連する書込回路の
    他方の端子（８）に接続する選択手段と、関連する書込
    回路が選択された行および選択された列にあるメモリセ
    ルを除く他のセルに充電または放電用差電圧を供給する
    のを阻止する阻止手段とを具え、前記の各書込回路がそ
    の関連する選択セルの情報を第１状態（放電状態）から
    第２状態（充電状態）に、またはその逆に変更し得ると
    共に、他の書込回路がその関連する選択セルの情報を上
    記と同一に、または相違して変更し得るようにし、且つ
    各セクションの選択された行のメモリセルが同一の行デ
    コーダの制御の下で関連する書込回路の一方の端子に接
    続されると共に各セクションの選択された列のメモリセ
    ルが同一の列デコーダの制御の下で関連する書込回路の
    他方の端子に接続されるようにしたことを特徴とするEE
    PROM型メモリ装置。
  2. 【請求項２】特許請求の範囲第１項記載のメモリ装置に
    おいて、各メモリセルはフローテイングゲート電界効果
    トランジスタ（QM）と通常の電界効果トランジスタ
    （QD）を含み、各トランジスタはソース、ゲートおよび
    ドレインを有し、前記通常のトランジスタのソースは前
    記フローテイングゲート電界効果トランジスタのドレイ
    ンに接続し、前記選択手段は前記通常のトランジスタを
    ターンオンして前記フローテイングゲートトランジスタ
    のドレインを関連する書込回路の他方の端子（８）に接
    続するよう構成され、且つ前記選択手段は各行の全ての
    前記フローテイングゲート電界効果トランジスタ（QM）
    のゲートを前記書込回路の一方の出力端子（９）に接続
    するための行選択トランジスタ（QG）を各行毎に含むと
    共に各行の全ての前記通常トランジスタ（QD）のドレイ
    ンを前記書込回路の他方の端子（８）に接続する列選択
    トランジスタ（QCD）を各列毎に含み、前記列選択トラ
    ンジスタは前記阻止手段の一部を構成することを特徴と
    するEEPROM型メモリ装置。
  3. 【請求項３】特許請求の範囲第２項記載のメモリ装置に
    おいて、前記の各阻止手段は、その関連する書込回路が
    選択されたセルの情報を第１状態（放電状態）から第２
    状態（充電状態）に変更するとき、前記書込回路の他方
    の端子からの接地電位を前記選択セルと関連する列トラ
    ンジスタのドレインに供給すると共に選択された行の他
    のメモリセルのフローテイングゲートトランジスタのソ
    ースに高電位を供給して前記行の他のセルが充電される
    のを阻止するよう動作し、前記書込回路は前記一方の端
    子から関連する行選択トランジスタを経て選択されたセ
    ルのフローテイングゲートトランジスタのゲートに充電
    用電圧を供給するようにしたことを特徴とするEEPROM型
    メモリ装置。
  4. 【請求項４】特許請求の範囲第３項記載のメモリ装置に
    おいて、前記の各阻止手段は、その関連する書込回路が
    選択されたセルの情報を第２状態から第１状態に変更す
    るときに、前記書込回路の他の端子からの放電用電圧を
    前記選択セルと関連する列選択トランジスタのドレイン
    に供給すると共に選択された行の各メモリセルのフロー
    テイングゲートトランジスタのソースに接地電位を供給
    するよう動作し、前記書込回路は前記一方の端子から関
    連する行選択トランジスタを経て前記選択セルのフロー
    テイングゲートトランジスタのゲートに接地電位を供給
    するようにしたことを特徴とするEEPROM型メモリ装置。
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