JP2001155492A

JP2001155492A - シリアルアクセス集積回路メモリ

Info

Publication number: JP2001155492A
Application number: JP2000299140A
Authority: JP
Inventors: Sebastien Zink; ザンクセバスティアン; Bertrand Bertrand; ベルトランベルトラン; David Naura; ノーラダヴィド
Original assignee: STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 1999-09-29
Filing date: 2000-09-29
Publication date: 2001-06-08
Also published as: EP1089289A1; FR2799045A1; US6359822B1; FR2799045B1

Abstract

(57)【要約】（修正有）【課題】特にEEPROM集積回路シリアルアクセスタイプメ
モリのシフトレジスタの占める面積の低減。【解決手段】データ入力（DI）およびデータ出力（D
O）、メモリワードで構成されたメモリ平面（MM）、な
らびにレジスタの１つがメモリの少なくとも１つのメモ
リワードと組み合わされる列レジスタのセット（LA
T）、所定のメモリワード（M0〜M7）への二進ワードの
書込み操作の間、メモリワード（M0〜M7）に組み合わさ
れる列レジスタ（R1）の各記憶・切り換えラッチ（HV0
〜HV7）に、データ入力（DI）で直列に受信した二進ワ
ードの二進データを直接ロードするために動作する第１
の手段および／またはメモリワードでの二進ワードの読
出し操作の間、メモリワードのメモリセルに記憶された
二進データを続けて読出しかつ読み出された各二進デー
タをメモリのデータ出力（DO）にシリアル形式直接で送
信するために動作する第２の手段を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はシリアルアクセス型
の集積回路メモリに関するものである。本発明は集積回
路メモリの分野、特にEEPROM（電気的に消去及びプログ
ラム可能な読出し専用メモリ）技術に関するものであ
る。しかし、本発明は他の技術で使用されるメモリ、例
えばフラッシュEPROM技術等で使用されるメモリに適用
することもできる。

【０００２】

【従来の技術】従来の周知なシリアルアクセスメモリの
構成が図１に概念的に示されている。このメモリはまず
最初にメモリ平面MMをそのままで備える。このメモリ平
面は所定の技術に従って構成されたメモリセルのマトリ
ックスからなる。１個のメモリセルは１ビットのメモリ
の値を記憶する。同じ列に属するセルはビットラインと
よばれる一般に垂直に描かれる同じ接続ラインに接続さ
れる。さらに、同じ行に属するセルはワードラインとよ
ばれる一般に水平に描かれる同じ接続ラインに接続され
る。

【０００３】EEPROM技術では、メモリ平面はメモリワー
ドで構成される。１個のメモリワードはメモリの同じ行
で隣接する所定の数のメモリセル（例えばこのような8
個のセル）を示す。このようなメモリワードは二進ワー
ドを形成する8個の二進データを記憶する。このよう
に、１個のメモリワードは１バイトのメモリを記憶す
る。一般に、少なくとも8個の二進データが同時にメモ
リに書込まれるか、メモリから読出され、二進ワードを
形成する。ある場合には、書込みはメモリの同じ行の複
数のメモリワード、あるいは全てのメモリワードで同時
に行われる。これはページモード書込みとよばれる。以
下、「ワード」という用語は文脈に応じて二進ワードあ
るいはメモリワードのいずれかを示すのに単独で用いら
れる。

【０００４】このメモリはさらに行デコーダ回路ROWDEC
および列デコーダ回路COLDEC、ならびに列レジスタのセ
ットLATを備える。各列レジスタはメモリの少なくとも
１個のメモリワードに組み合わされる。メモリがセルの
複数の行を備える時、列レジスタは一般に、垂直に隣接
する各行のメモリワードと組み合わされる。列レジスタ
は8個のラッチを備え、このラッチには8個のデータが組
み合わされたメモリワードへの書込みを考慮してそれぞ
れロードされる。

【０００５】メモリ内の二進ワードの書込みまたは読出
しでは、所定のシリアル伝送プロトコル（例えばI²C、S
PIまたはMICROWIREプロトコル）に従ってメモリのデー
タ入力DIで命令が受信される。命令の二進データは電気
信号の形で送信されるため、一般にまず最初に入力バッ
ファ回路INBUFによって再構築される。このような回路
は必須ではなく、用途によっては省略できる。一般に、
命令には以下の情報が含まれる：オペレーティングコー
ド（例えば書込みまたは読出し）、メモリワードを指定
するメモリアドレス、さらに必要に応じて、書込むべき
データの少なくとも１個のワード（書込み操作の場
合）。シーケンサSEQは受信した命令を実行する時にメ
モリを適正に管理するように適合させたコマンド信号を
生成する。このシーケンサSEQはメモリのクロック入力
でクロック信号CLKを受信する。シーケンサSEQが生成す
るコマンド信号は破線の矢印で示されている。

【０００６】従って、この操作の対象となるメモリワー
ドのアドレスに対応するデータはシーケンサSEQの制御
の下でアドレスレジスタAREGにロードされる。そこか
ら、列アドレスを指定するメモリワードアドレスの一部
x_iが列デコーダ回路COLDECの入力として供給される。後
者は対象となるメモリワードと組み合わされる列レジス
タを選択するのに役立つ。行アドレスを指定するメモリ
ワードアドレスの残部y_iは行デコーダROWDECの入力とし
て供給される。後者は対象となるメモリワードのメモリ
行を選択するのに役立つ。

【０００７】同様に、書込むべきデータワードに対応す
る命令のデータ（必要に応じて）はシーケンサSEQの制
御の下で第１の入力シフトレジスタDREGAにロードされ
る。レジスタDREGAは8ビットレジスタである、すなわ
ち、このレジスタは連続して受信した8個のデータをそ
れぞれ記憶するための8個の記憶ラッチを直列に備え
る。各ラッチは入力で受信した二進データを出力する非
反転出力、および入力で受信したデータの反転二進デー
タを出力する反転出力を備える。これらのラッチはそれ
らの非反転出力を介して直列接続される。シフトレジス
タDREGAによって、メモリの入力DIで受信した二進ワー
ドのフローのシリアル−パラレル変換が確実に行われ
る。実際には、レジスタDREGAの8個のラッチの反転出力
が、8本の各ラインのアレイによって形成されるデータ
入力バスINPUT_DATA_BUSに接続される。バスINPUT_DATA
_BUSはさらに列ラッチのセットLATに接続され、データ
入力DIで受信した二進データの反転二進ビットである8
個の二進データビットをこのセットLATにパラレル形式
で供給する。これらの二進データはシーケンサSEQの制
御の下で対象となるメモリワードに組み合わされる列レ
ジスタの記憶・切り換えラッチにロードされる。

【０００８】EEPROM技術メモリに二進ワードを書込むこ
とは、メモリワードの全てのセルを同時に消去するステ
ップ（セルは二進データ１を記憶する）、次いでメモリ
ワードの全てのセルに対して実施される条件付プログラ
ムステップ（こうして条件付でプログラムされたセルの
みが二進データ0を記憶する）を含む。EEPROM技術にお
けるメモリセルの消去及びプログラムはトンネル（「フ
ァウラー−ノルトハイム」）効果によって行われる。こ
の目的のために、発生回路HVSによって約5ボルトのメモ
リの電源電圧VCCから約18ボルトの高いプログラムまた
は消去電圧VPPが発生される。この発生回路HVSはメモリ
の入力端子Vccに接続される。この回路はチャージポン
プまたはいわゆる「Schenkel」回路にすることができ
る。高電圧VPPはセットLATとROWDEC回路の両方の入力に
供給される。

【０００９】メモリ平面MMの所定のメモリワードの二進
ワードを読み出すための操作には読出し回路SENSE_AMP
が必要である。このような回路は8本のラインのアレイ
によって形成される読出しバスREAD_BUSを介して、対象
となるメモリワードに組み合わされる列レジスタの8個
の記憶・切り換えラッチにそれぞれ接続された8個の増
幅器を備える。回路SENSE_AMPはメモリの対象となるビ
ットラインで電流が検出されるか否かによって、二進デ
ータ１または0を送信する。

【００１０】読出し回路SENSE_AMPの出力の二進データ
はデータバスOUTPUT_DATA_BUSを介して第２の出力シフ
トレジスタDREGBにパラレルで送信される。シフトレジ
スタDREGBはメモリ内で読み出された二進データのパラ
レル／シリアル変換を行い、データ出力端子DOにシリア
ル形式で送信する。この目的のために、シフトレジスタ
DREGBの出力は出力バッファ回路OUTBUFを介して出力端
子DOに接続される。回路OUTBUFの役目は基本的に、読み
出されたデータを伝送する、端子DOに出力された電気信
号を増幅することである。しかし、このような回路は必
須ではなく、用途によっては省略できる。

【００１１】

【発明が解決しようとする課題】周知の構成のシリアル
アクセスメモリが有する欠点の１つは、第１および第２
シフトレジスタDREGAおよびDREGBが、メモリが形成され
る不純物を添加されたシリコン基板上で大きい空間を占
めることである。これはシフトレジスタを構成するトラ
ンジスタの数が多いことによる。シフトレジスタが占め
るこの面積は、特に低容量メモリ（ごく少数のバイトを
記憶する）の場合に、製造コストの点で不利である。

【００１２】本発明の目的は従来のメモリの上記の欠点
を克服することにある。

【００１３】

【課題を解決するための手段】この目的のために、本発
明はデータ入力およびデータ出力、メモリワードで構成
されたメモリ平面、ならびにレジスタの１つがメモリの
少なくとも１つのメモリワードと組み合わされる列レジ
スタのセット、所定のメモリワードへの二進ワードの書
込み操作の間に、メモリワードに組み合わされた列レジ
スタの各記憶・切り換えラッチに、データ入力でシリア
ルに受信した二進ワードの二進データを直接ロードする
よう動作する第１の手段および／またはメモリワードで
の二進ワードの読出し操作の間に、メモリワードのメモ
リセルに記憶された二進データを続けて読出して読み出
された各二進データをメモリのデータ出力にシリアル形
式で直接送信するよう動作する第２の手段を備える、特
にEEPROM技術における集積回路シリアルアクセス型メモ
リを提案する。

【００１４】

【発明の実施の形態】「直接」という用語は本発明のメ
モリが入力シフトレジスタおよび／または出力シフトレ
ジスタを備えていないことを意味する。しかし、本発明
のメモリは用途に応じて入力バッファ回路および／また
は出力バッファ回路を備えることができる。換言すれ
ば、この用語はデータに対して入力でのシリアル−パラ
レル変換も、出力でのパラレル−シリアル変換も行われ
ないことを意味する。入力シフトレジスタおよび／また
は出力シフトレジスタが存在しないことによって、得ら
れるメモリの占めるシリコン面積が減少する。本発明の
上記以外の特徴および利点は以下の説明からより良く理
解できよう。下記実施例は単に説明のためであり、添付
図面を参照して読みすすめられる。

【００１５】

【実施例】メモリの書込み操作のための条件付プログラ
ムステップを実施するために、メモリは一般に各ビット
ラインごとに１個の記憶・切り換えラッチを備える。列
レジスタはこのようなラッチを８個備え、同じメモリワ
ードの全てのセル、および同じメモリ行の全てのメモリ
ワード（ページモード）にさえも同時に書込むことがで
きる。このようなラッチは２つの機能を有する。第１
に、セルに書込むために二進データの暫定的な記憶を可
能にする。第２に、書込むべき二進データがゼロの場合
に、セルが接続されるビットラインを電圧VPPにするこ
とができ、セルをプログラムする。ラッチのこの第２の
機能は条件付切り換えとよばれる。

【００１６】図２は従来の周知な記憶・切り換えラッチ
を示す図である。図２に示すラッチBHTはまず最初に、
二進データ１または０を高電圧VPPまたはゼロ電圧の形
で一時的に記憶するための高電圧記憶手段を備える。

【００１７】これらの手段は従来、記憶効果を生み出す
ようにノードAとノードBとの間に「互い違いに」接続さ
れた２個のインバータI1およびI2を備える。これらは高
電圧インバータである、すなわちこれらはゼロあるいは
VPPのいずれかに等しい電圧を受信および送信すること
ができる。これらは一般にCMOS技術インバータである、
すなわちこれらはP型MOSトランジスタおよびN型MOSトラ
ンジスタをVPPとグラウンドとの間に直列に備え、この
２つのトランジスタのゲートは互いに接続され、インバ
ータの出力は２つのトランジスタの共通ソースに対応す
るノードから取られる。記憶手段の出力は慣例でノード
Bから取られる。換言すれば、ラッチによって記憶され
る二進データは、ノードBがゼロ電圧（グラウンド電
位）にされる場合に0であり、ノードBがVPP電圧（グラ
ウンドに対する電位）にされる場合に１である。

【００１８】ラッチBHTは二進データを高電圧記憶手段
にロードするためのロード手段をさらに備える。

【００１９】これらの記憶手段は第１に、ドレインがノ
ードAに、ソースがラッチの入力Rに接続されたN1で示す
N型MOSトランジスタを備える。作動中は、入力Rが選択
トランジスタ（図示せず）を介してグラウンドに接続さ
れる。トランジスタN1のゲートはデータ信号Diバーを受
信し、この信号は書込む二進データの反転を表す低電圧
信号（すなわちゼロまたはVCCのいずれかのレベルの信
号）である。換言すれば、信号Diバーのレベルは書込む
二進データが１の場合にゼロであり、書込む二進データ
が0の場合にVCCである。信号DiバーはそのレベルがVCC
の場合にノードBをVPP電圧にすることができ、二進数の
値１を高電圧記憶手段I1、I2にロードする。

【００２０】ロード手段は第２に、ドレインがノードB
に、ソースが入力Rに接続されたN2で示す別のN型MOSト
ランジスタを備える。作動中は、入力Rが選択トランジ
スタ（図示せず）を介してグラウンドに接続されること
を想起されたい。トランジスタN2のゲートはラッチの入
力Tに接続され、低電圧信号であるゼロリセット信号RLA
Tを受信する。この信号はそのレベルがVCCの場合にノー
ドBをグラウンド電位にすることができ、二進数の値0を
記憶手段I1、I2にロードする。

【００２１】二進データを記憶手段I1、I2にロードする
ことは２つのステージで行われる：第1ステージでは、
信号RLATがVCCとなり、導通されたトランジスタN2を介
してノードBがグラウンドに接続され、記憶手段I1、I2
に二進データ0がロードされる；次に信号RLATは0ボルト
に戻りトランジスタN2をブロックする；第２ステージで
は、書込む二進データの反転データが信号Diバーによっ
てトランジスタN1のゲートに導入され、書込む二進デー
タが0の場合にのみ、ノードAがトランジスタN1を介して
グラウンド電位にされ、その結果、記憶手段I1、I2に二
進データ１がロードされる。

【００２２】ラッチBHTは高電圧記憶手段によって記憶
される値に応じて、セルの出力Lに接続されたビットラ
インBliを電圧VPPにするか、または電圧VPPにしない条
件付切り換え手段をさらに備える。

【００２３】これらの条件付切り換え手段はSWで示すN
型トランジスタを備え、このトランジスタはそのゲート
が高電圧記憶手段I1、I2の出力（すなわちノードB）に
接続され、そのソースがラッチの入力Lに接続され、ビ
ットラインBliはこの入力Lに接続されており、また、そ
のドレインがWRTで示すN型MOSトランジスタを介して高
電圧VPP電源に接続される。トランジスタWRTはそのゲー
トで、ラッチの入力Vに印加された信号WRMDを受信し、
メモリの書込み操作の間に（すなわち書込みモードで）
導通され、メモリ読出し中に（すなわち読出しモード
で）ブロックされる。従って、トランジスタWRTは読出
しモードでビットラインBliを高電圧VPPから分離する機
能を果たす。書込みモードでは、トランジスタSWは記憶
手段I1、I2に記憶された二進数の値が１である場合、す
なわち書込む二進データが0である場合にのみ、ビット
ラインBliを高電圧VPPにすることができるので、低電圧
ラッチの条件付切り換え機能を有する。

【００２４】トランジスタSWのドレインはラッチの出力
Sに接続され、入力L、従ってビットラインBliはこのト
ランジスタの導通時にこの出力Sに接続される。

【００２５】図3は従来の列レジスタを示している。こ
のレジスタR1はメモリセルM0〜M7で形成されるメモリワ
ードに、さらに必要に応じてこのメモリワードに垂直に
隣接する他のメモリワード（図示せず）に、組み合わさ
れる。メモリセルM0〜M7はそれぞれビットラインBL0〜B
L7に接続される。メモリワードは8個のセルを備えるの
で、レジスタR1は8個の記憶・切り換えラッチHV0〜HV7
を備える。これらのセルは図２に示したタイプのセルで
ある。これらのセルはそれらの入力LがビットラインBL0
〜BL7に接続される。これらのセルはそれらの入力Nがデ
ータ入力バスINPUT_DATA_BUSに接続され、書込み操作の
間に、メモリワードに書込むデータの反転データを伝送
するデータ信号D0バー〜D7バーを受信する。これらのセ
ルはそれらの出力Sが読出しバスREAD_BUSに接続され、
読出し操作の間にメモリセルM0〜M7から読み出されたデ
ータを出力する。これらのセルはそれらのV入力で同じ
信号WRMDを受信する。これらのセルはそれらのT入力で
同じ信号RLATを受信する。

【００２６】レジスタR1は最後に、そのドレインが各ラ
ッチHV0〜HV7の入力Rに、そのソースがグラウンドに接
続された選択トランジスタTS1を備える。この選択トラ
ンジスタTS1はそのゲートで、回路COLDEC（図１）によ
って生成される列レジスタ選択信号COL1を受信する。

【００２７】図３はさらに、メモリワードM0〜M7に水平
に隣接するメモリワードに組み合わされた別のレジスタ
R2の一部を示している（第１セルM8のみを示す）。この
レジスタR2はレジスタR1と同様にデータ入力バスINPUT_
DATA_BUSおよび読出しバスREAD_BUSに接続される。その
記憶・切り換えラッチ（HV0で表される１つのラッチの
みを図３に示す）もWRMDおよびRLAT信号を各入力Vおよ
びTで受信する。さらに、レジスタR2は選択トランジス
タTS2を備え、この選択トランジスタTS2はそのドレイン
が記憶・切り換えラッチの出力Rに接続され、そのソー
スがグラウンドに接続され、そのゲートで第２選択信号
COL2を受信する。

【００２８】これらのレジスタは以下のように動作す
る。メモリワードM0〜M7の書込み操作の間、信号COL1が
１になり、レジスタR1のラッチHV0〜HV7の入力Rがグラ
ウンドに接続される。これはレジスタR1の選択とよばれ
る。次に、書込むデータの反転データがレジスタR1のラ
ッチHV0〜HV7の高電圧記憶手段に、第１ステージではRL
AT信号を介して、第２ステージではデータ信号D0バー〜
D7バーを介してロードされる。次に、信号WRMDは１にな
り、ラッチHV0〜HV7のトランジスタSWのONまたはOFF状
態に応じて、ビットラインBL0〜BL7が高いプログラム電
圧VPPにそれぞれ接続される。

【００２９】メモリワードM0〜M7の読出し操作の間、信
号COL1が１にされ、レジスタR1が選択される。信号WRMD
はゼロのままであり、ビットラインBL0〜BL7が高電圧VP
Pから分離される。さらに、適正なコマンド信号がメモ
リセルM0〜M7に印加される場合は、メモリセルM0〜M7の
それぞれがプログラムされた状態か、消去された状態か
に応じて、ビットラインBL0〜BL7に、すなわちラッチHV
0〜HV7の出力Sに接続された読出しバスREAD_BUSの８本
のラインにも沿って、電流が流れるか、または流れな
い。次に、8個の各読出し増幅器を備える読出し回路SEN
SE_AMPはデータ出力バスOUTPUT_DATA_BUSに読み出され
たデータを出力する。

【００３０】以上の説明から分かるように、セルM8を備
えるメモリワードの書込みまたは読出し操作は同様に行
われるが、この場合は信号COL1の代わりに信号COL2が１
にされ、レジスタR1の代わりにレジスタR2が選択され
る。

【００３１】図4は本発明のメモリを示す図である。こ
の図では、図１と同じ要素に同じ参照番号を付してあ
る。相違点のみを以下で説明する。

【００３２】入力端子DIを介してシリアルに受信された
データはシフトレジスタに送信されず、セットLATの列
レジスタのうちの１つ、すなわちデータが書込まれるメ
モリワードに組み合わされるレジスタの各記憶・切り換
えラッチに直接ロードされる。それによって、本発明の
メモリは図１のレジスタDREGA等の入力シフトレジスタ
も、図１のバスINPUT_DATA_BUS等のデータバスも備えて
いない。その代わり、本発明のメモリは入力バッファ回
路INBUFを介して列レジスタのセットLATにデータ入力Di
を直接接続する単一の入力データラインINPUT_DATA_LIN
Eを含む手段を備える。換言すれば、本発明のメモリ
は、所定のメモリワードへの二進ワードの書込み操作の
間に動作し、二進ワードが書込まれるメモリワードに組
み合わされる列レジスタの各記憶・切り換えラッチに、
データ入力DIでシリアルに受信した二進ワードの二進デ
ータを直接ロードする第１の手段を備える。

【００３３】本発明の趣旨の範囲内では、副詞「直接」
とは、データが中間シフトレジスタにロードされないこ
とを意味することを想起されたい。

【００３４】さらに、本発明のメモリはレジスタDREGB
等の出力シフトレジスタも、OUTPUT_DATA_BUS等の出力
データバスも備えていない。その代わり、本発明のメモ
リは、メモリワードでの二進ワードの読出し操作の間に
動作し、メモリワードのメモリセルに記憶された二進デ
ータを続けて読出して読み出された各二進データをメモ
リのデータ出力DOに直接、必要な場合にはせいぜいバッ
ファ回路を介して、シリアル形式で出力する手段を備え
る。特に、本発明のメモリは、出力バッファ回路OUTBUF
を介して列レジスタのセットLATをデータ出力D0に接続
する単一のラインOUTPUT_DATA_LINEを備える。従って、
本発明のメモリのもう１つの相違点は、図４の読出し回
路SENSE_AMPが図１のように８個の読出し増幅器ではな
く、１個の読出し増幅器を備えることである。この本発
明のメモリの読出し回路は従来のメモリの読出し回路よ
りもその分だけ小さくなるので、これもまた本発明の利
点である。

【００３５】本発明の第１および第２手段の上記以外の
詳細は図５および図６に関する記述によって明らかにな
ろう。図５は本発明の列レジスタを示す図である。この
図では、図３と同じ要素に同じ参照番号を付してある。
相違点のみを以下で説明する。構造的には、列レジスタ
R1は本発明のメモリと従来のメモリとにおいて同一であ
る。しかし、本発明のレジスタR1は従来とは異なる方法
で残りのメモリに接続される。

【００３６】本発明の第１の特徴によれば、ラッチの入
力N、すなわちトランジスタN1のゲートも同様にラッチ
選択信号Bit0〜Bit7をそれぞれ受信する。これらの信号
のうち一度に１つしか１になることができず、残りは全
て必ず0になる。ラッチ選択信号の１つが１になる度
に、ゼロリセット信号RLATが１になることによって、各
セルの記憶手段がゼロにリセットされることは理解でき
よう。このようにして、各瞬間毎に最大でも１つのラッ
チしか選択されなくなる。本発明によれば、この選択は
ラッチロード手段を介して行われる。選択信号Bit0〜Bi
t7を生成するための手段の一例については、図6を参照
して以下に詳細に説明する。より機能的にいえば、本発
明の手段は列レジスタの記憶・切り換えラッチにロード
するための手段にラッチ選択信号を印加するための手段
を備える。

【００３７】本発明の第２の特徴によれば、レジスタR1
等の列レジスタの選択トランジスタTS1のソースはグラ
ウンドに直接接続されない。逆に、これはロードトラン
ジスタTCを介してグラウンドに接続される。後者は特別
な列レジスタの一部であるが、メモリの全てのレジスタ
R1、R2等で共通である。そのゲートはメモリのデータ入
力ラインINPUT_DATA_LINEに接続されてデータ信号DATA
バーを受信し、このデータ信号DATAバーはプログラムす
べきデータの反転データを書込みモードで伝送する。こ
のようにして、二進データ０は以下の場合に列レジスタ
の所定のラッチHV0〜HV7の記憶手段にロードされる：第
１にこのラッチの入力NでのBit0〜Bit7選択信号が１で
あり、第２に信号DATAバーが１、すなわち書込む二進デ
ータが０であり、第３に列レジスタ選択信号COL1が１で
あり、これら３つの条件が重なった場合。実際には、信
号DATAバーおよびロードトランジスタTCが、列レジスタ
R1、R2、…の選択トランジスタTS1、TS2、…で形成され
るレジスタ選択手段と協働する。これらはレジスタ選択
信号COL1、COL2、…によって選択された列レジスタの、
ラッチ選択信号Bit0〜Bit7によって選択された、ラッチ
の１つにデータをロードするために協働する。より機能
的にいえば、本発明の手段は選択されたラッチの記憶手
段にデータをロードする手段を備え、この手段はレジス
タ選択トランジスタによって形成されるレジスタ選択手
段を介して作用する。これらの本発明の手段は列レジス
タの全てのラッチで、さらに必要に応じてメモリの全て
の列レジスタで共通であることは理解できよう。これに
よって、信号Bit0〜Bit7によって連続して選択される同
じ列レジスタの８個のラッチに、８項目のデータを続け
て伝送する単一のデータ入力ラインINPUT_DATA_LINEを
備えることができる。

【００３８】本発明の別の特徴によれば、各列レジスタ
の出力Sは唯一の読出しライン、すなわち図４に示す読
出しラインREAD_LINEに接続される。

【００３９】所定のメモリワードの読出し操作に関し
て、本発明のメモリは下記のように動作する。まず第１
に、信号WRMDが0になり、ビットラインが高電圧源VPPか
ら分離される。さらに、ラインDATA_LINEが適正な手段
によって１にされ、信号DATAバーが１になり、各レジス
タの選択トランジスタのソースがグラウンドに接続され
ることが可能になる。次に、レジスタ選択信号COL1が１
になることによって、読み出される二進ワードを格納し
ているメモリワードに組み合わされる列選択レジスタ、
例えばR1が選択される。最後に、ラッチ選択信号Bit0〜
Bit7は各ラッチHV0〜HV7を連続して選択し、このラッチ
は続けて１になり、二進数の値１は各ラッチの記憶手段
に続けてロードされる。各ラッチの記憶手段はラッチ選
択信号のうちの１つが１になる度に、ゼロリセット信号
RLATが１になることによって、ゼロにリセットされるこ
とは理解できよう。このようにして、各瞬間毎に最大で
も１つのラッチしか選択されなくなる。従って、選択さ
れたレジスタのラッチが選択される度に、それと組み合
わされるメモリセルに記憶されたデータの論理値は読出
しラインREAD_LINEの電流を検出することによって検出
可能である。この検出は図４の読出し回路の単一の読出
し増幅器SENSE_AMPによって上述のように行われる。

【００４０】図６は上記のラッチ選択信号Bit0〜Bit7を
生成するための手段の一実施例を示している。

【００４１】これらの手段はCOMPTで示す3ビットカウン
タを備える。このようなカウンタは二進数の値で0から7
までカウントすることができる。これらの二進数の値は
カウンタCOMPTの３つの出力E、FおよびGに出力される。
各出力はラインL1、L3およびL5にそれぞれ直接接続さ
れ、次いで各インバータIE、IFおよびIGを介してライン
L2、L4、L6にそれぞれ接続される。参照番号７で全体的
に示す８個の３入力ANDタイプ論理ゲートは３本のライ
ンL1〜L6にそれぞれ周知の方法で接続され、これらの８
つの論理ゲートの各出力がカウンタCOMPTの３つの出力
E、FおよびGの８つの論理的な組合せから唯一の組合せ
を生成し、次いでカウンタが０から７までカウントする
時に、論理１が論理ゲート７の出力に移行する。以上の
説明から分かるように、信号Bit0〜Bit7は論理ゲート７
の出力に出力される。

【００４２】本発明の１つの利点によれば、メモリは入
力シフトレジスタ、場合によっては出力シフトレジスタ
も含まない。別の利点によれば、従来のメモリのデータ
入力バスの代わりに単一のデータ入力ラインが用いら
れ、占有空間が減少する。さらに別の利点によれば、本
発明のメモリによってメモリ内で直接メモリアクセス
（DMA）の実施が容易になる。

【図面の簡単な説明】

【図１】従来のシリアルアクセスメモリの図。

【図２】従来の周知な列レジスタの記憶・切り換えラッ
チの図。

【図３】従来の列レジスタの図。

【図４】本発明のシリアルアクセスメモリの図。

【図５】本発明の列レジスタの図。

【図６】本発明のメモリの手段の一実施例を示す図。

フロントページの続き (72)発明者ダヴィドノーラフランス国 13090 エクサンプロヴァンスレジダンスティボリ 11

Claims

【特許請求の範囲】

【請求項１】データ入力（DI）およびデータ出力（D
O）、メモリワードで構成されたメモリ平面（MM）、な
らびに列レジスタのセット（LAT）を備え、このような
レジスタの１つはメモリの少なくとも１つのメモリワー
ドと組み合わされる、特にEEPROM技術における集積回路
シリアルアクセスタイプメモリにおいて、所定のメモリ
ワード（M0〜M7）への二進ワードの書込み操作の間に、
メモリワード（M0〜M7）に組み合わされた列レジスタ
（R1）の各記憶・切り換えラッチ（HV0〜HV7）に、デー
タ入力（DI）でシリアルに受信した二進ワードの二進デ
ータを直接ロードするよう動作する第１の手段、および
／またはメモリワードでの二進ワードの読出し操作の間
に、メモリワードのメモリセルに記憶された二進データ
を続けて読出しかつ読み出された各二進データをメモリ
のデータ出力（DO）にシリアル形式で直接送信するよう
動作する第２の手段を備えることを特徴とするメモリ。
【請求項２】請求項１に記載のメモリにおいて、各記
憶・切り換えラッチ（HV0〜HV7）が、書込み操作の間、
高いプログラム電圧（VPP）を所定のビットラインに印
加する従来の切り換え手段（SW、WRT）に接続された、
二進データを高いプログラム電圧（VPP）またはゼロ電
圧の形で記憶する（BHT）高電圧記憶手段（I1〜I2）
と、この高電圧記憶手段（I1〜I2）に二進データをロー
ドするロード手段（N1、N2）とを備えることを特徴とす
るメモリ。
【請求項３】請求項２に記載のメモリにおいて、第１
および第２の手段が、各列レジスタの記憶・切り換えラ
ッチ（HV0〜HV7）のロード手段（N1）にラッチ選択信号
（Bit0〜Bit7）を印加するための手段と、所定の列レジ
スタの全てのラッチで共通なレジスタ選択手段（TS1、T
S2、…）を介して作用する、データをラッチにロードす
る手段とを備えることを特徴とするメモリ。
【請求項４】請求項３に記載のメモリにおいて、デー
タをラッチにロードする手段がメモリの全ての列レジス
タで共通であることを特徴とするメモリ。
【請求項５】請求項１に記載のメモリにおいて、第２
の手段が列レジスタのセット（LAT）を読出し回路（SEN
SE_AMP）に接続する単一の読出しライン（READ_BUS）を
備えることを特徴とするメモリ。
【請求項６】請求項５に記載のメモリにおいて、読出
し回路（SENSE_AMP）が、読出しライン（READ_BUS）に
流れる電流を検出するための単一の読出し増幅器を備え
ることを特徴とするメモリ。
【請求項７】請求項５または６に記載のメモリにおい
て、読出し回路（SENSE_AMP）の出力をメモリのデータ
出力（DO）に出力バッファ回路（OUTBUF）を介して直接
接続する単一のライン（OUTPUT_DATA_LINE）を備えるこ
とを特徴とするメモリ。
【請求項８】請求項１に記載のメモリにおいて、第１
の手段が列レジスタのセット（LAT）をデータ入力（D
I）に入力バッファ回路（INBUF）を介して直接接続する
単一のデータ入力ライン（INPUT_DATA_LINE）を備える
ことを特徴とするメモリ。