JPH02312096A - センスアンプ装置 - Google Patents
センスアンプ装置Info
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- JPH02312096A JPH02312096A JP1134367A JP13436789A JPH02312096A JP H02312096 A JPH02312096 A JP H02312096A JP 1134367 A JP1134367 A JP 1134367A JP 13436789 A JP13436789 A JP 13436789A JP H02312096 A JPH02312096 A JP H02312096A
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- sense amplifier
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- 230000003071 parasitic effect Effects 0.000 claims abstract description 17
- 239000003990 capacitor Substances 0.000 claims description 38
- 238000010586 diagram Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体メモリ装置に備わるセンスアンプ装置
に関する。
に関する。
［従来の技術］
第４図に示すように、ダイナミック続出書込メモリ （
以下ＤＲＡＭと記す）において、一対のビットラインの
それぞれには複数個のメモリセルを構成するＮチャンネ
ルのＭＯＳトランジスタ（以下ＮＭＯ８と記す）５０の
ソースが接続されており、このＭＯＳトランジスタ５０
のゲートはアクセスしたいメモリセルを選択する信号が
供給されるワードラインに接続され、ＮＭＯ９）ランジ
スタ５０のドレインはコンデンサ５１を介して接地され
ている。
以下ＤＲＡＭと記す）において、一対のビットラインの
それぞれには複数個のメモリセルを構成するＮチャンネ
ルのＭＯＳトランジスタ（以下ＮＭＯ８と記す）５０の
ソースが接続されており、このＭＯＳトランジスタ５０
のゲートはアクセスしたいメモリセルを選択する信号が
供給されるワードラインに接続され、ＮＭＯ９）ランジ
スタ５０のドレインはコンデンサ５１を介して接地され
ている。
このようなりＲＡＭにおける、記憶されているデータの
読み出しにおいて、選択した一本のワードラインにハイ
（Ｈ）レベルの信号を供給することでＮＭＯＳトランジ
スタ５０がオン状態となり、コンデンサ５１とビットラ
インとが導通となる。
読み出しにおいて、選択した一本のワードラインにハイ
（Ｈ）レベルの信号を供給することでＮＭＯＳトランジ
スタ５０がオン状態となり、コンデンサ５１とビットラ
インとが導通となる。
尚、ビットラインには配線に係る寄生容量５２が付属し
ているので、ビットラインの電位は、コンデンサ５１に
蓄えられていた容量と寄生容量５２とが均衡された電位
に落ち着く。よって、ワードラインが選択されなかった
メモリセルが接続されている、他方のビットラインとの
間には電位差が生じ、従来より、この電位をセンスアン
プにて増幅している。尚、このようにして得られるビッ
トライン間の電位差は、高々０，２ボルト程度である。
ているので、ビットラインの電位は、コンデンサ５１に
蓄えられていた容量と寄生容量５２とが均衡された電位
に落ち着く。よって、ワードラインが選択されなかった
メモリセルが接続されている、他方のビットラインとの
間には電位差が生じ、従来より、この電位をセンスアン
プにて増幅している。尚、このようにして得られるビッ
トライン間の電位差は、高々０，２ボルト程度である。
［発明が解決しようとする課題］
ところが近年のＤＲＡＭの高密度化により、メモリセル
のコンデンサ５１の容量は、より小さくなり、一方ビッ
トラインの寄生容量は、より太きくなる傾向にある。よ
って、上記電位差は小さくなる傾向にあり、誤った信号
等によるビットラインの電位の変化にもセンスアンプが
動作することがある。このように、上記電位差が小さい
ことはセンスアンプの安定した動作の確保が難しく、又
電位差が小さいことよりその電位差を増幅するのに時間
がかかりセンスアンプの動作速度の向上を妨げる原因と
なるという問題点がある。
のコンデンサ５１の容量は、より小さくなり、一方ビッ
トラインの寄生容量は、より太きくなる傾向にある。よ
って、上記電位差は小さくなる傾向にあり、誤った信号
等によるビットラインの電位の変化にもセンスアンプが
動作することがある。このように、上記電位差が小さい
ことはセンスアンプの安定した動作の確保が難しく、又
電位差が小さいことよりその電位差を増幅するのに時間
がかかりセンスアンプの動作速度の向上を妨げる原因と
なるという問題点がある。
本発明は、このような問題点を解決するためになされた
もので、ビットライン間で比較的大きい電位差を得るこ
とができるセンスアンプ装置を提供することを目的とす
る。
もので、ビットライン間で比較的大きい電位差を得るこ
とができるセンスアンプ装置を提供することを目的とす
る。
［課題を解決するための手段］
本発明は、ビットラインがプリチャージされた後ワード
ラインを立上げ、ビットラインに接続されるメモリセル
の電気容量とビットラインの寄生容量との均衡により生
じる一対のビットラインの電位差を増幅するセンスアン
プ装置において、第１及び第２のビットラインに入出力
端子を接続するとともにコンデンサを備えた第１の電源
に接続される第１のセンスアンプと、 第１及び第２のビットラインに入出力端子を接続すると
ともにコンデンサを備えた第２の電源に接続される第２
のセンスアンプと、 上記第１の電源に一端を接続し他端を接地し、制御信号
により第１の電源から上記第１のセンスアンプへの電力
供給を制御する第１のトランジスタと、 上記第２の電源に一端を接続し他端を正電源に接続し、
制御信号により第２の電源から上記第２のセンスアンプ
への電力供給を制御する第２のトランジスタと、 制御信号により上記第１及び第２のビットラインを短絡
させる第３のトランジスタと、を備えたことを特徴とす
る。
ラインを立上げ、ビットラインに接続されるメモリセル
の電気容量とビットラインの寄生容量との均衡により生
じる一対のビットラインの電位差を増幅するセンスアン
プ装置において、第１及び第２のビットラインに入出力
端子を接続するとともにコンデンサを備えた第１の電源
に接続される第１のセンスアンプと、 第１及び第２のビットラインに入出力端子を接続すると
ともにコンデンサを備えた第２の電源に接続される第２
のセンスアンプと、 上記第１の電源に一端を接続し他端を接地し、制御信号
により第１の電源から上記第１のセンスアンプへの電力
供給を制御する第１のトランジスタと、 上記第２の電源に一端を接続し他端を正電源に接続し、
制御信号により第２の電源から上記第２のセンスアンプ
への電力供給を制御する第２のトランジスタと、 制御信号により上記第１及び第２のビットラインを短絡
させる第３のトランジスタと、を備えたことを特徴とす
る。
［作用コ
上記のように構成することで、第３のトランジスタにて
第１及び第２のビットラインが短絡することで、第１及
び第２のセンスアンプが動作し、それによって第１及び
第２の電源の電位には差が生じる。次に第３のトランジ
スタをオフ状態とし第１と第２のビットラインを分離し
た後、ビットラインが有する寄生容量と該ビットライン
に接続されるメモリセルの容量とを均衡させることでビ
ットラインの電位に変化が生じる。第１及び第２のセン
スアンプは、このビットラインの電位の変化を検知し、
電位が高い方のビットラインには電位が高い電源が接続
されよりビットラインの電位がより高くなるように、電
位の低いビットラインには電位の低い電源が接続されよ
りビットラインの電位が低くなるように、動作する。し
ｊこがって、第１及び第２のビットライン間に大きい電
位差が得られる。
第１及び第２のビットラインが短絡することで、第１及
び第２のセンスアンプが動作し、それによって第１及び
第２の電源の電位には差が生じる。次に第３のトランジ
スタをオフ状態とし第１と第２のビットラインを分離し
た後、ビットラインが有する寄生容量と該ビットライン
に接続されるメモリセルの容量とを均衡させることでビ
ットラインの電位に変化が生じる。第１及び第２のセン
スアンプは、このビットラインの電位の変化を検知し、
電位が高い方のビットラインには電位が高い電源が接続
されよりビットラインの電位がより高くなるように、電
位の低いビットラインには電位の低い電源が接続されよ
りビットラインの電位が低くなるように、動作する。し
ｊこがって、第１及び第２のビットライン間に大きい電
位差が得られる。
［実施例コ
本発明のセンスアンプ装置の一実施例を示す第１図にお
いて、従来と同様に、ビットラインｌＯには複数のメモ
リセル５２ａを構成するＮＭＯＳトランジスタ８のソー
スが接続され、該ＮＭＯＳトランジスタ８のゲートには
ワードラインＩ４が接続され、ドレインはメモリセル５
２の静電容量であるコンデンサ９ａを介して接地されて
いる。
いて、従来と同様に、ビットラインｌＯには複数のメモ
リセル５２ａを構成するＮＭＯＳトランジスタ８のソー
スが接続され、該ＮＭＯＳトランジスタ８のゲートには
ワードラインＩ４が接続され、ドレインはメモリセル５
２の静電容量であるコンデンサ９ａを介して接地されて
いる。
ビットライン１１についても同様に複数のメモリセ°ル
５２ｂが接続される。メモリセル５２ｂの構成は上記の
メモリセル５２ａと同一である。尚、ビットライン１０
及び１１にはそれぞれ寄生容量が付属しており、園内で
はそれぞれコンデンサ２３ａ及び２３ｂにて示している
。
５２ｂが接続される。メモリセル５２ｂの構成は上記の
メモリセル５２ａと同一である。尚、ビットライン１０
及び１１にはそれぞれ寄生容量が付属しており、園内で
はそれぞれコンデンサ２３ａ及び２３ｂにて示している
。
又、ビットラインｌＯにはＮＭＯＳ）ランジスタ１８の
ドレイン、ＮＭＯＳ）ランジスタ１９のゲート、Ｐチャ
ンネルのＭＯＳトランジスタ （以下ＰＭＯ９と記す）
２０のドレイン、ＰＭＯＳトランジスタ２１のゲートが
接続される。ビットライン１１には、ＮＭＯＳ）ランジ
スタ１８のゲート、ＮＭＯＳトランジスタ１９のドレイ
ン、ＰＭＯＳ）ランジスタ２０のゲート、ＰＭＯＳトラ
ンジスタ２１のドレインが接続される。尚、ＮＭＯＳト
ランジスタ１８及び１９にてセンスアンプ１を構成し、
ＰＭＯＳ）ランジスタ２０及び２１にてセンスアンプ２
を構成している。
ドレイン、ＮＭＯＳ）ランジスタ１９のゲート、Ｐチャ
ンネルのＭＯＳトランジスタ （以下ＰＭＯ９と記す）
２０のドレイン、ＰＭＯＳトランジスタ２１のゲートが
接続される。ビットライン１１には、ＮＭＯＳ）ランジ
スタ１８のゲート、ＮＭＯＳトランジスタ１９のドレイ
ン、ＰＭＯＳ）ランジスタ２０のゲート、ＰＭＯＳトラ
ンジスタ２１のドレインが接続される。尚、ＮＭＯＳト
ランジスタ１８及び１９にてセンスアンプ１を構成し、
ＰＭＯＳ）ランジスタ２０及び２１にてセンスアンプ２
を構成している。
センスアンプｌを構成するＮＭＯＳトランジスタ１８及
び１９の互いのソースは接続され、この接点にはセンス
アンプｌへの電力供給を制御する制御信号が供給される
入力端子１２がゲートに接続されドレインが接地されて
いるＮＭＯＳ）ランジスタ４のソースが接続される。又
、ＮＭｏ５トランジスタ４のソース側には、一端が電源
に接続されるコンデンサ３ａの他端が、一端が接地され
るコンデンサ３ｂの他端が接続される。尚、コンデンサ
３ａ及び３ｂにてコンデンサ部３を構成する。
び１９の互いのソースは接続され、この接点にはセンス
アンプｌへの電力供給を制御する制御信号が供給される
入力端子１２がゲートに接続されドレインが接地されて
いるＮＭＯＳ）ランジスタ４のソースが接続される。又
、ＮＭｏ５トランジスタ４のソース側には、一端が電源
に接続されるコンデンサ３ａの他端が、一端が接地され
るコンデンサ３ｂの他端が接続される。尚、コンデンサ
３ａ及び３ｂにてコンデンサ部３を構成する。
同様に、センスアンプ２を構成するＰＭＯＳトランジス
タ２０及び２１の互いのソースが接続される接点には、
入力端子１３がゲートに接続されソースが正電源に接続
されているＰＭＯＳ）ランジスタロのドレインが接続さ
れる。又、ＰＭＯＳトランジスタ６のドレイン側には、
一端が電源に接続されるコンデンサ５ａの他端が、一端
が接地されるコンデンサ５ｂの他端が接続される。尚、
コンデンサ５ａ及び５ｂにてコンデンサ部５を構成する
。
タ２０及び２１の互いのソースが接続される接点には、
入力端子１３がゲートに接続されソースが正電源に接続
されているＰＭＯＳ）ランジスタロのドレインが接続さ
れる。又、ＰＭＯＳトランジスタ６のドレイン側には、
一端が電源に接続されるコンデンサ５ａの他端が、一端
が接地されるコンデンサ５ｂの他端が接続される。尚、
コンデンサ５ａ及び５ｂにてコンデンサ部５を構成する
。
更に、ビットラインＩＯ及び１１間には、トランジスタ
をオン、オフ動作させる制御信号が供給される入力端子
２２がゲートに接続され、ビットラインＩＯ及び１１を
短絡させるＮＭＯＳトランジスタ７が接続される。よっ
て、ＮＭＯＳトランジスタ７は入力端子２２にＨレベル
の信号が供給されたとき、ビットライン１０及び１１を
短絡させる。
をオン、オフ動作させる制御信号が供給される入力端子
２２がゲートに接続され、ビットラインＩＯ及び１１を
短絡させるＮＭＯＳトランジスタ７が接続される。よっ
て、ＮＭＯＳトランジスタ７は入力端子２２にＨレベル
の信号が供給されたとき、ビットライン１０及び１１を
短絡させる。
尚、上記の構成部分！ないし７にてセンスアンプ部２４
を構成する。
を構成する。
上記のように構成されるセンスアンプ装置における動作
を以下に示す。
を以下に示す。
第２図ａないしＣに示すように時刻ＴＩに入力端子１２
へロー（Ｌ）レベルの信号を、入力端子１３へＨレベル
の信号を、入力端子２２へＨレベルの信号をそれぞれ供
給することで、ＮＭＯＳトランジスタ４及びＰＭＯＳト
ランジスタ６はオフ状態、ＮＭＯＳ）ランジスタフはオ
ン状態となりビットラインＩＯ及び１１は短絡されビッ
トライン１０及び１１のプリチャージが行われる。尚、
ビットラインｌＯ及び１１は、プリチャージが行われる
前にメモリセル５２ａあるいは５２ｂよりデータが読み
出された状態が保持されており、どちらかのビットライ
ンがＨレベル、他方のビットラインがＬレベルの状態に
あり、ビットライン１０及び１１が短絡されることで、
両ビットラインの電位はそれぞれのビットラインの寄生
容量２３ａ及び２３ｂの均衡により定まる電位になる。
へロー（Ｌ）レベルの信号を、入力端子１３へＨレベル
の信号を、入力端子２２へＨレベルの信号をそれぞれ供
給することで、ＮＭＯＳトランジスタ４及びＰＭＯＳト
ランジスタ６はオフ状態、ＮＭＯＳ）ランジスタフはオ
ン状態となりビットラインＩＯ及び１１は短絡されビッ
トライン１０及び１１のプリチャージが行われる。尚、
ビットラインｌＯ及び１１は、プリチャージが行われる
前にメモリセル５２ａあるいは５２ｂよりデータが読み
出された状態が保持されており、どちらかのビットライ
ンがＨレベル、他方のビットラインがＬレベルの状態に
あり、ビットライン１０及び１１が短絡されることで、
両ビットラインの電位はそれぞれのビットラインの寄生
容量２３ａ及び２３ｂの均衡により定まる電位になる。
一方、ビットラインｌＯ及びＩＩが短絡することで、ビ
ットラインｌＯ及び１１の電位が変化し、センスアンプ
ｌを構成するＮＭＯＳ）ランジスタ１８及び１９、セン
スアンプ２を構成するＰＭＯＳトランジスタ２０及び２
１のオン、オフ状態が変化しこれらのトランジスタ１８
ないし２１を介してコンデンサ部３及び５の容量と、ビ
ットラインＩＯ及び１１の寄生容量２３ａ及び２３ｂと
が均衡される。このときＮＭＯＳトランジスタ１８及び
１９のしきい電圧がＶｔｎ 、ＰＭＯＳ トランジスタ
２０及び２１のしきい電圧がＶｔｐであり、しきい電圧
Ｖｔｎの方がしきい電圧Ｖｔｐより高いとすれば、それ
ぞれのトランジスタ１８ないし２１は、印加される電圧
がしきい電圧以下になるとトランジスタがオフ状態とな
ることより、コンデンサ部３の出力部すなわちセンスア
ンプ１の電源１６の電位とビットライン１０及び１１と
の電位差がＶｔｎとなった時点、及びコンデンサ部５の
出力部すなわちセンスアンプ２の電源１７の電位とビッ
トライン１０及び１１との電位差がＶｔｐとなった時点
でそれぞれのトランジスタかオフとなり定常状態となる
。よって、センスアンプ１の電源１６の電位は、時刻Ｔ
Ｉに第２図ｇに示すように、ビットライン１０及び１１
の電位よりしきい電圧Ｖｔｎ低い電位となり、センスア
ンプ２の電源１７の電位は、時刻ＴＩに第２図ｆに示す
ように、ビットライン１０及び１１の電位よりしきい電
圧Ｖｔｐ高い電位となる。
ットラインｌＯ及び１１の電位が変化し、センスアンプ
ｌを構成するＮＭＯＳ）ランジスタ１８及び１９、セン
スアンプ２を構成するＰＭＯＳトランジスタ２０及び２
１のオン、オフ状態が変化しこれらのトランジスタ１８
ないし２１を介してコンデンサ部３及び５の容量と、ビ
ットラインＩＯ及び１１の寄生容量２３ａ及び２３ｂと
が均衡される。このときＮＭＯＳトランジスタ１８及び
１９のしきい電圧がＶｔｎ 、ＰＭＯＳ トランジスタ
２０及び２１のしきい電圧がＶｔｐであり、しきい電圧
Ｖｔｎの方がしきい電圧Ｖｔｐより高いとすれば、それ
ぞれのトランジスタ１８ないし２１は、印加される電圧
がしきい電圧以下になるとトランジスタがオフ状態とな
ることより、コンデンサ部３の出力部すなわちセンスア
ンプ１の電源１６の電位とビットライン１０及び１１と
の電位差がＶｔｎとなった時点、及びコンデンサ部５の
出力部すなわちセンスアンプ２の電源１７の電位とビッ
トライン１０及び１１との電位差がＶｔｐとなった時点
でそれぞれのトランジスタかオフとなり定常状態となる
。よって、センスアンプ１の電源１６の電位は、時刻Ｔ
Ｉに第２図ｇに示すように、ビットライン１０及び１１
の電位よりしきい電圧Ｖｔｎ低い電位となり、センスア
ンプ２の電源１７の電位は、時刻ＴＩに第２図ｆに示す
ように、ビットライン１０及び１１の電位よりしきい電
圧Ｖｔｐ高い電位となる。
次に、第２図Ｃに示すように時刻Ｔ２に、入力端子２２
にＬレベルの信号を供給しＮＭＯＳ）ランジスタフをオ
フ状態とさせ、ワードライン１４はＬレベルのままとし
、第２図ｅに示すように時刻Ｔ２にワードライン１５を
ＬレベルよりＨレベルの変化させることでメモリセル５
°２ｂのＮＭＯＳトランジスタ８はオン状態となる。こ
こでメモリセル５２ｂのコンデンサ９ｂの容量がＬレベ
ルの初期状態であるとすれば、ビットライン１１の寄生
容量２３ｂとメモリセル５２ｂのコンデンサ９ｂとの容
量が均衡し、ビットライン１１の電位は下降する。ビッ
トライン１１の電位が下がることで、ＰＭＯＳトランジ
スタ２０はオン状態となり、ＮＭＯＳトランジスタ１８
はオフ状態となる。
にＬレベルの信号を供給しＮＭＯＳ）ランジスタフをオ
フ状態とさせ、ワードライン１４はＬレベルのままとし
、第２図ｅに示すように時刻Ｔ２にワードライン１５を
ＬレベルよりＨレベルの変化させることでメモリセル５
°２ｂのＮＭＯＳトランジスタ８はオン状態となる。こ
こでメモリセル５２ｂのコンデンサ９ｂの容量がＬレベ
ルの初期状態であるとすれば、ビットライン１１の寄生
容量２３ｂとメモリセル５２ｂのコンデンサ９ｂとの容
量が均衡し、ビットライン１１の電位は下降する。ビッ
トライン１１の電位が下がることで、ＰＭＯＳトランジ
スタ２０はオン状態となり、ＮＭＯＳトランジスタ１８
はオフ状態となる。
ＰＭＯＳトランジスタ２０がオン状態となることで、ビ
ットライン１０の寄生容量２３ａとコンデンサ部５との
容量が均衡され、ビットラインＩＯの電位が上昇するが
、上述したようにコンデンサ部５の出力側電位はビット
ラインＩＯ及び１１に比べ、しきい電圧Ｖｔｐ分高い電
位となっていることより、ビットラインＩＯの電位はよ
り高い電位に充電される。ビットラインｌＯの電位が上
昇することで、ＮＭＯＳトランジスタ１９がオン状態と
なりビットライン２の寄生容量２３ａとコンデンサ部３
の容量とが均衡され、ビットラインＩＩ＋７）電位が下
降するが、上述したようにコンデンサ部３の出力側電位
はビットラインｌＯ及び１１に比べ、しきい電圧Ｖｔｎ
分低い電位となっていることより、ビットライン１１の
電位はより低い電位に下降される。
ットライン１０の寄生容量２３ａとコンデンサ部５との
容量が均衡され、ビットラインＩＯの電位が上昇するが
、上述したようにコンデンサ部５の出力側電位はビット
ラインＩＯ及び１１に比べ、しきい電圧Ｖｔｐ分高い電
位となっていることより、ビットラインＩＯの電位はよ
り高い電位に充電される。ビットラインｌＯの電位が上
昇することで、ＮＭＯＳトランジスタ１９がオン状態と
なりビットライン２の寄生容量２３ａとコンデンサ部３
の容量とが均衡され、ビットラインＩＩ＋７）電位が下
降するが、上述したようにコンデンサ部３の出力側電位
はビットラインｌＯ及び１１に比べ、しきい電圧Ｖｔｎ
分低い電位となっていることより、ビットライン１１の
電位はより低い電位に下降される。
このようにして、正帰還ループか成立し、第２図りに示
すように、ビットラインｌＯは寄生容量２３ａとコンデ
ンサ部５の容量との比によって決まる電位に上昇収束す
る。又、ビットライン１１は、第２図ｉに示すように、
寄生容量２３ｂとコンデンサ部３の容量との比によって
決まる電位に下降収束する。ここで、コンデンサ部３及
び５の値をビットライン１０及び１１の寄生容量に比べ
大きく設定すればビットラインｌＯとビットライン１１
との電位差は、理論上Ｖｔ ｎ ＋Ｖｔ ｐに収束する
。通常この収束値は約２ボルトである。
すように、ビットラインｌＯは寄生容量２３ａとコンデ
ンサ部５の容量との比によって決まる電位に上昇収束す
る。又、ビットライン１１は、第２図ｉに示すように、
寄生容量２３ｂとコンデンサ部３の容量との比によって
決まる電位に下降収束する。ここで、コンデンサ部３及
び５の値をビットライン１０及び１１の寄生容量に比べ
大きく設定すればビットラインｌＯとビットライン１１
との電位差は、理論上Ｖｔ ｎ ＋Ｖｔ ｐに収束する
。通常この収束値は約２ボルトである。
このようなプリセンス状態の後、第２図ａ、ｂに示すよ
うに時刻Ｔ３に入力端子１２の信号状態をＬレベルより
Ｈレベルに、入力端子１３の信号状態をＨレベルよりＬ
レベルに変化させることでビットライン１０及び１１は
第２図ｈ１１に示すように時刻Ｔ３に電源接地レベルに
収束する。
うに時刻Ｔ３に入力端子１２の信号状態をＬレベルより
Ｈレベルに、入力端子１３の信号状態をＨレベルよりＬ
レベルに変化させることでビットライン１０及び１１は
第２図ｈ１１に示すように時刻Ｔ３に電源接地レベルに
収束する。
上述においてメモリセル５２ｂのコンデンサ９ｂの初期
状態はＬレベルとしたが、Ｈレベルであった場合にはビ
ットライン１１の寄生容量２３ｂとコンデンサ９ｂの容
量との均衡によりＮＭＯＳ）ランジスタ１８がオン状態
となり、次にＰＭＯＳトランジスタ２１がオン状態とな
り正帰還ループが成立し上述と逆の電位に収束する。又
、ワードライン１５をＬレベルとし、ワードライン１４
をＬレベルよりＨレベルに変化させても同様の動作を行
う。
状態はＬレベルとしたが、Ｈレベルであった場合にはビ
ットライン１１の寄生容量２３ｂとコンデンサ９ｂの容
量との均衡によりＮＭＯＳ）ランジスタ１８がオン状態
となり、次にＰＭＯＳトランジスタ２１がオン状態とな
り正帰還ループが成立し上述と逆の電位に収束する。又
、ワードライン１５をＬレベルとし、ワードライン１４
をＬレベルよりＨレベルに変化させても同様の動作を行
う。
このように本実施例のセンスアンプ装置によれば、従来
のセンスアンプにて得られる電位差の約１０倍の電位差
を得ることができ、センスアンプの初期電位差が高いの
で、第３図内実線で示すように、破線で示す従来のセン
スアンプに比べ最終の電位に到達するまでの時間を短く
することができる。したがって、センスアンプの高速動
作が可能となる。
のセンスアンプにて得られる電位差の約１０倍の電位差
を得ることができ、センスアンプの初期電位差が高いの
で、第３図内実線で示すように、破線で示す従来のセン
スアンプに比べ最終の電位に到達するまでの時間を短く
することができる。したがって、センスアンプの高速動
作が可能となる。
［発明の効果］
以上詳述したように本発明によれば、ビットラインの寄
生容量とメモリセルの容量との均衡時間に第１及び第２
の電源より第１及び第２のビットラインに電力が供給さ
れることより、第１及び第２のビットライン間に大きい
電位差を生じさせることができる。
生容量とメモリセルの容量との均衡時間に第１及び第２
の電源より第１及び第２のビットラインに電力が供給さ
れることより、第１及び第２のビットライン間に大きい
電位差を生じさせることができる。
第１図は本発明のセンスアンプ装置の構成を示す回路図
、第２図は第１図に示すセンスアンプ装置の動作を示す
タイムチャート、第３図は第１図に示すセンスアンプ装
置の動作を示すグラフ、第４図は従来のセンスアンプ装
置の構成を示す回路図である。 Ｌ及び２・・・センスアンプ、 ３・・・コンデンサ
部４・・・ＮＭＯＳ）ランジスタ、 ５・・・コンデンサ部、 ６・・ＰＭＯＳ ）ランジスタ フ・・・ＮＭＯＳ）ランジスタ、 １０及び１１・・・ビットライン、 ２４・・・センスアンプ部。 特許出願人 株式会社 リ コ 一 代 理 人 弁理士 前出葆 外１名 第１図 箪４図 手続補正書 平成 １年 ７月 ６日 １、事件の表示 平成 １年 特許願 第１３４３６７号２、発１ｊ
の名称 センスアンプ装置 ３ｏ補正をする者 事件との関係 特許出願人 名称 ＜６７４） 株式会社リコー ４、代理人 自 発 ６、補正の対象 明ＩＩ書の発明の詳細な説明の欄及び図面７、補正の内
容 （１）明細書、２頁１６行に「ソース」とあるを「ドレ
イン」に補正。 （２）同、２頁２０行に「ドレイン」とあるを「ソース
」に補正。 （３）同、３頁１３行に「電位」とあるを「電位差」に
補正。 （４）同、６頁１行に「生じる。」とあるを「生じ、そ
の電荷、電位をコンデンサに蓄積する。」に補−正。 （５）同、６頁８行に「高い電源」とあるを「高い電荷
を蓄積したコンデンサによる電源」に補正。 （６）同、６頁８行に「されより」とあるを「される事
により」に補正。 （７）同、６頁ｌＯ行に「低い電源」とあるを「低い電
荷を蓄積したコンデンサによる電源」に補正。 （８）同、６頁ｌＯ行に「されより」とあるを「される
事により」に補正。 （９）同、６頁１８行に「ソース」とあるを「ドレイン
」に補正。 （ｌＯ）同、６頁２０行に「ドレイン」とあるを「ソー
ス」に補正。 （１１）同、６頁２０行に「静電容量」とあるを「メモ
リ容量」に補正。 （１２）同、８頁４行に「ドレイン」とあるを「ソース
」に補正。 （１３）同、８頁５行に「ソース」とあるを「ドレイン
」に補正。 （１４）同、８頁６行に「ソース」とあるを「ドレイン
」に補正。 （１５）同、１０頁１９行ないし１１頁１行に「であり
、しきい電圧Ｖｔｎの方がしきい電圧Ｖｔｐより高いと
すれば、それぞれの」とあるを「であれば、通常Ｖｔｎ
は正の値、Ｖｔｐは負の値を取るので、それぞれの」に
補正。 （１６）同、１１頁２行に「印加される」とあるを「ゲ
ート及びソースの間に印加される」と補正。 （１７）同、１１頁２行に「電圧がしきい電圧以下にな
ると」とあるを［トランジスタ１８．１９はしきい電圧
以下、トランジスタ２０．２１はしきい電圧以上になる
と」に補正。 （！８）同、１１頁８行にｒＶｔｐＪとあるをｒ−Ｖ
ｔｐＪに補正。 （１９）同、１１頁１６行にｒＶｔｐＪとあるをｒ−ｖ
ｔｐ」に補正。 （２０）同、１２頁２行に「ルの変化」とあるを「ルに
変化」に補正。 （２１）同、１２頁１６行にｒＶｔｐＪとあるをｒＶｔ
ｐの絶対値」に補正。 （２２）同、１３頁１６行にｒＶｔｎ＋ＶｔｐＪとある
をｒＶｔｎ＋ ｌ ＶｔｐｌＪに補正。 （２３）同、１４頁１５行に「にて得られる」とあるを
「の動作の初期で得られる」に補正。 （２４）第２図および第３図を別紙の通り補正。 以上
、第２図は第１図に示すセンスアンプ装置の動作を示す
タイムチャート、第３図は第１図に示すセンスアンプ装
置の動作を示すグラフ、第４図は従来のセンスアンプ装
置の構成を示す回路図である。 Ｌ及び２・・・センスアンプ、 ３・・・コンデンサ
部４・・・ＮＭＯＳ）ランジスタ、 ５・・・コンデンサ部、 ６・・ＰＭＯＳ ）ランジスタ フ・・・ＮＭＯＳ）ランジスタ、 １０及び１１・・・ビットライン、 ２４・・・センスアンプ部。 特許出願人 株式会社 リ コ 一 代 理 人 弁理士 前出葆 外１名 第１図 箪４図 手続補正書 平成 １年 ７月 ６日 １、事件の表示 平成 １年 特許願 第１３４３６７号２、発１ｊ
の名称 センスアンプ装置 ３ｏ補正をする者 事件との関係 特許出願人 名称 ＜６７４） 株式会社リコー ４、代理人 自 発 ６、補正の対象 明ＩＩ書の発明の詳細な説明の欄及び図面７、補正の内
容 （１）明細書、２頁１６行に「ソース」とあるを「ドレ
イン」に補正。 （２）同、２頁２０行に「ドレイン」とあるを「ソース
」に補正。 （３）同、３頁１３行に「電位」とあるを「電位差」に
補正。 （４）同、６頁１行に「生じる。」とあるを「生じ、そ
の電荷、電位をコンデンサに蓄積する。」に補−正。 （５）同、６頁８行に「高い電源」とあるを「高い電荷
を蓄積したコンデンサによる電源」に補正。 （６）同、６頁８行に「されより」とあるを「される事
により」に補正。 （７）同、６頁ｌＯ行に「低い電源」とあるを「低い電
荷を蓄積したコンデンサによる電源」に補正。 （８）同、６頁ｌＯ行に「されより」とあるを「される
事により」に補正。 （９）同、６頁１８行に「ソース」とあるを「ドレイン
」に補正。 （ｌＯ）同、６頁２０行に「ドレイン」とあるを「ソー
ス」に補正。 （１１）同、６頁２０行に「静電容量」とあるを「メモ
リ容量」に補正。 （１２）同、８頁４行に「ドレイン」とあるを「ソース
」に補正。 （１３）同、８頁５行に「ソース」とあるを「ドレイン
」に補正。 （１４）同、８頁６行に「ソース」とあるを「ドレイン
」に補正。 （１５）同、１０頁１９行ないし１１頁１行に「であり
、しきい電圧Ｖｔｎの方がしきい電圧Ｖｔｐより高いと
すれば、それぞれの」とあるを「であれば、通常Ｖｔｎ
は正の値、Ｖｔｐは負の値を取るので、それぞれの」に
補正。 （１６）同、１１頁２行に「印加される」とあるを「ゲ
ート及びソースの間に印加される」と補正。 （１７）同、１１頁２行に「電圧がしきい電圧以下にな
ると」とあるを［トランジスタ１８．１９はしきい電圧
以下、トランジスタ２０．２１はしきい電圧以上になる
と」に補正。 （！８）同、１１頁８行にｒＶｔｐＪとあるをｒ−Ｖ
ｔｐＪに補正。 （１９）同、１１頁１６行にｒＶｔｐＪとあるをｒ−ｖ
ｔｐ」に補正。 （２０）同、１２頁２行に「ルの変化」とあるを「ルに
変化」に補正。 （２１）同、１２頁１６行にｒＶｔｐＪとあるをｒＶｔ
ｐの絶対値」に補正。 （２２）同、１３頁１６行にｒＶｔｎ＋ＶｔｐＪとある
をｒＶｔｎ＋ ｌ ＶｔｐｌＪに補正。 （２３）同、１４頁１５行に「にて得られる」とあるを
「の動作の初期で得られる」に補正。 （２４）第２図および第３図を別紙の通り補正。 以上
Claims (1)
- （１）ビットラインがプリチャージされた後ワードライ
ンを立上げ、ビットラインに接続されるメモリセルの電
気容量とビットラインの寄生容量との均衡により生じる
一対のビットラインの電位差を増幅するセンスアンプ装
置において、 第１及び第２のビットラインに入出力端子を接続すると
ともにコンデンサを備えた第１の電源に接続される第１
のセンスアンプと、 第１及び第２のビットラインに入出力端子を接続すると
ともにコンデンサを備えた第２の電源に接続される第２
のセンスアンプと、 上記第１の電源に一端を接続し他端を接地し、制御信号
により第１の電源から上記第１のセンスアンプへの電力
供給を制御する第１のトランジスタと、 上記第２の電源に一端を接続し他端を正電源に接続し、
制御信号により第２の電源から上記第２のセンスアンプ
への電力供給を制御する第２のトランジスタと、 制御信号により上記第１及び第２のビットラインを短絡
させる第３のトランジスタと、を備えたことを特徴とす
るセンスアンプ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1134367A JPH02312096A (ja) | 1989-05-26 | 1989-05-26 | センスアンプ装置 |
| US07/526,608 US5018105A (en) | 1989-05-26 | 1990-05-22 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1134367A JPH02312096A (ja) | 1989-05-26 | 1989-05-26 | センスアンプ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02312096A true JPH02312096A (ja) | 1990-12-27 |
Family
ID=15126721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1134367A Pending JPH02312096A (ja) | 1989-05-26 | 1989-05-26 | センスアンプ装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5018105A (ja) |
| JP (1) | JPH02312096A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5317212A (en) * | 1993-03-19 | 1994-05-31 | Wahlstrom Sven E | Dynamic control of configurable logic |
| DE69618903T2 (de) * | 1995-11-01 | 2002-09-19 | Matsushita Electric Ind Co Ltd | Analogspeicherschaltung und Verfahren zur Analogsignalsaufzeichnung |
| US5907251A (en) * | 1996-11-22 | 1999-05-25 | International Business Machines Corp. | Low voltage swing capacitive bus driver device |
| US6204723B1 (en) * | 1999-04-29 | 2001-03-20 | International Business Machines Corporation | Bias circuit for series connected decoupling capacitors |
| US6108257A (en) * | 1999-09-30 | 2000-08-22 | Philips Electronics North America Corporation | Zero power SRAM precharge |
| DE102005003461A1 (de) * | 2005-01-25 | 2006-08-03 | Infineon Technologies Ag | Integrierter Halbleiterspeicher und Verfahren zum Betreiben eines Halbleiterspeichers |
| KR100732276B1 (ko) * | 2005-05-30 | 2007-06-25 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리를 포함하는 ｒｆｉｄ 장치 |
| US7535742B2 (en) * | 2007-08-15 | 2009-05-19 | Macronix International Co., Ltd. | Biasing and shielding circuit for source side sensing memory |
| US8951702B2 (en) * | 2008-07-18 | 2015-02-10 | Fuji Electric Co., Ltd. | Charge transport material that is an ethylene compound, electrophotographic photoreceptor containing the charge transport material, and process for producing the electrophotographic photoreceptor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51145236A (en) * | 1975-05-29 | 1976-12-14 | Ibm | Sensitive amplifier |
| JPS56127992A (en) * | 1980-02-11 | 1981-10-07 | Fairchild Camera Instr Co | Method of discriminating logic state of memory cell and sense amplifier |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07109720B2 (ja) * | 1988-07-29 | 1995-11-22 | 三菱電機株式会社 | 不揮発性半導体記憶装置 |
-
1989
- 1989-05-26 JP JP1134367A patent/JPH02312096A/ja active Pending
-
1990
- 1990-05-22 US US07/526,608 patent/US5018105A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51145236A (en) * | 1975-05-29 | 1976-12-14 | Ibm | Sensitive amplifier |
| JPS56127992A (en) * | 1980-02-11 | 1981-10-07 | Fairchild Camera Instr Co | Method of discriminating logic state of memory cell and sense amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| US5018105A (en) | 1991-05-21 |
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