DE102005003461A1

DE102005003461A1 - Integrierter Halbleiterspeicher und Verfahren zum Betreiben eines Halbleiterspeichers

Info

Publication number: DE102005003461A1
Application number: DE102005003461A
Authority: DE
Inventors: Stephan Dr. Schröder; Manfred Pröll; Georg Erhard Dr. Eggers; Herbert Benzinger; Jörg Dr. Kliewer
Original assignee: Infineon Technologies AG
Current assignee: Qimonda AG
Priority date: 2005-01-25
Filing date: 2005-01-25
Publication date: 2006-08-03
Also published as: US7443713B2; US20060193168A1

Abstract

Die Erfindung betrifft einen integrierten Halbleiterspeicher mit Speicherzellen (2), die jeweils einen Auswahltransistor (3) und einen Speicherkondensator (4) aufweisen. Derartige Speicherzellen werden üblicherweise ausgelesen, indem das Potential der Bitleitung (11), an die die Speicherzelle (2) angeschlossen ist, in einem Leserverstärker (30) mit dem Potential einer komplementären, zweiten Bitleitung (12) verglichen wird und eine erkannte Spannungsdifferenz verstärkt wird. Bei dem erfindungsgemäßen Halbleiterspeicher (1) ist vorgesehen, dass diejenige Kondensatorelektrode, die nicht an den Auswahltransistor angeschlossen ist, an die komplementäre, zweite Bitleitung (12) angeschlossen ist. Dadurch lassen sich ohne bei gleich großer Betriebsspannung größere Ladungsmengen in den Speicherkondensator speichern, da nun beide voneinander gespreizten Potentiale, die der Leseverstärker (30) ausgibt, zum Vorspannen des Speicherkondensators (4) verwendet werden. Die dadurch erzielte Erhöhung der Signalstärke macht den Halbleiterspeicher unempfindlich gegenüber Signalverfälschungen, die beispielsweise bei unterschiedlich hohen Betriebsspannungen für Auswahltransistoren (2) und für Transistoren im Signalverstärker (30) entstehen.

Description

Die Erfindung betrifft einen integrierten Halbleiterspeicher mit mindestens einer Speicherzelle, die einen Auswahltransistor und einen Speicherkondensator aufweist, und mit zumindest einem Leseverstärker und mit einem Paar von Bitleitungen, die an denselben Leseverstärker angeschlossen sind. Die Erfindung betrifft ferner ein Verfahren zum Betreiben eines solchen Halbleiterspeichers.

Integrierte Halbleiterspeicher besitzen ein Speicherzellenfeld mit einer Vielzahl von Speicherzellen, die an Wortleitungen und Bitleitungen angeschlossen sind. Bei flüchtigen Halbleiterspeichern, insbesondere DRAMs (Dynamic Random Access Memory) weist jede Speicherzelle einen Auswahltransistor und einen Speicherkondensator auf. Der Auswahltransistor ist üblicherweise ein MOSFET (Metall Oxide Semiconductor Field Effect Transistor), der zwei in einem Halbleitersubstrat angeordnete Source/Drain-Gebiete aufweist, zwischen denen sich ein Transistorkanal gebildet werden kann. Über dem Kanalgebiet für den Transistorkanal ist ein Gatedielektrikum und darüber eine Gateelektrode angeordnet, die einen Leiterbahnabschnitt der Wortleitung bildet, an die die Speicherzelle angeschlossen ist. Eines der beiden Source/Drain-Gebiete ist an die Bitleitung angeschlossen; das andere Source/Drain-Gebiet des Auswahltransistors ist leitend mit einer ersten Kondensatorelektrode des Speicherkondensators verbunden. Der Speicherkondensator besitzt außer der ersten Kondensatorelektrode ferner eine zweite Kondensatorelektrode, die durch ein Kondensatordielektrikum von der ersten Kondensatorelekt rode getrennt ist. Der Speicherkondensator wird meist als Grabenkondensator, der innerhalb des Halbleitersubstrats angeordnet ist, oder als Stapelkondensator, der außerhalb des Halbleitersubstrats angeordnet ist, ausgebildet.

In dieser Weise ausgebildete flüchtige Speicherzellen speichern digitale Information in Form elektrischer Ladungsmengen, die in dem Speicherkondensator gespeichert sind, wenn der Auswahltransistor der Speicherzelle sperrend geschaltet ist. Zum Auslesen der Speicherinformation wird der Auswahltransistor leitend geschaltet und die Bitleitung, an die die Speicherzelle angeschlossen ist, infolge der zuvor gespeicherten Ladung des Speicherkondensators umgeladen. Dadurch verändert sich nach dem Öffnen des Auswahltransistors das elektrische Potential der Bitleitung, an die der Auswahltransistor der Speicherzelle angeschlossen ist. In DRAMs sind stets zwei Bitleitungen an ein- und denselben Ausleseverstärker, auch Signalverstärker (Sense Amplifier) genannt, angeschlossen. Der Leseverstärker dient dazu, die Differenz der elektrischen Potentiale beider Bitleitungen, die an ihn angeschlossen sind, zu verstärken, d.h. die Differenz beider elektrischen Potentiale der Bitleitungen zu spreizen. Zum Auslesen von Speicherdaten werden zunächst beide Bitleitungen mit einem Precharge-Potential vorgespannt, dessen Höhe meist in der Mitte zwischen einem Neutralpotential und einem ersten Potential, das dem Potential einer mit einer digitalen "1" vorgespannten und somit aktivierten Bitleitung entspricht, vorgespannt. Das Precharge-Potential wird häufig mit Vbleq und das erste Potential mit Vblh abgekürzt. Das Neutralpotential ist ein Referenzpotential von beispielsweise 0 Volt (Massepotential). Eine Bitleitung, mithilfe derer beim Spreizen der Potentiale eine digitale „0" in die Speicherzelle eingeschrieben wird, wird mit dem Neutralpotential vorge spannt. Somit erfolgt durch den Leseverstärker eine Anhebung des Bitleitungspotentials von dem Precharge-Potential auf das Potential Vblh, wenn eine digitale Eins zurückgeschrieben wird, und eine Absenkung des Bitleitungspotentials von dem Precharge-Potential Vbleq auf das Neutralpotential, wenn eine digitale Null zurückgeschrieben wird.

Das Auslesen und Spreizen des Bitleitungspotentials erfolgt, nachdem zunächst die Wortleitung des Auswahltransistors aktiviert und dadurch der Auswahltransistor leitend geschaltet wird, so dass sich aufgrund der auf die Bitleitung verteilten Ladungsmenge des Speicherkondensators eine zunächst geringfügige, aber messbare Potentialdifferenz zu dem Potential der anderen, an denselben Leseverstärker angeschlossenen Bitleitung ergibt. Anschließend verstärkt der Leseverstärker die Potentialdifferenz zwischen beiden Bitleitungen. Dadurch wird über diejenige Bitleitungen, an die die Speicherzelle angeschlossen ist, der Speicherkondensator der Speicherzelle umgeladen. Anschließend wird der Transistor wieder sperrend geschaltet, indem die Wortleitung deaktiviert wird und dadurch die Ausbildung des Transistorkanals unterbrochen wird.

Integrierte Halbleiterspeicher werden mit zunehmend kleiner dimensionierten Abmessungen der Speicherzellen und der übrigen Strukturelemente auf dem Halbleitersubstrat hergestellt, um eine möglichst große Speicherzellendichte pro Substratgrundfläche zu erzielen. Insbesondere werden die Wortleitungen schmaler dimensioniert und dadurch die Gatelängen verkürzt. Mit der Verkleinerung der Strukturelemente des Halbleiterspeichers werden auch die erforderlichen Betriebsspannungen der Auswahltransistoren geringer, da mit kleiner werdender Gatelänge die Einsatzspannung des Auswahltransistors abnimmt. Die Verringerung der Betriebsspannung der Auswahl transistoren kommt dem Bedürfnis nach einer Verringerung des Stromverbrauchs des Halbleiterspeichers entgegen. Allerdings ist es nicht möglich, die Transistoren, die in dem Leseverstärker enthalten sind, in gleichem Ausmaß wie die Auswahltransistoren der Speicherzellen zu verkleinern. Ein Grund hierfür ist, dass mithilfe des Leseverstärkers eine Spannungsüberhöhung erzeugt wird, die größere Abmessungen der Transistoren des Leseverstärkers erfordert. Die Betriebsspannung des Leseverstärkers kann daher nicht in gleicher Weise abgesenkt werden wie diejenige der Auswahltransistoren.

Bei dem sogenannten „Mid-Level Sensing", bei dem die Bitleitungen vor dem Öffnen der Auswahltransistoren mit einem Precharge-Potential vorgespannt werden, das genau in der Mitte zwischen einem einer digitale "1" entsprechenden, ersten Bitleitungspotential und einem für einer digitalen "0" entsprechenden zweiten Bitleitungspotential liegt, ist die zum Umladen der Bitleitung erforderlich Ladungsmenge, d.h. der Stromverbrauch besonders gering. Dies liegt daran, dass das Potential Vblh für eine aktivierte Bitleitung, das einer digitalen "1" entspricht, und das Neutralpotential einer Bitleitung, das einer digitalen "0" entspricht, jeweils dieselbe Potentialdifferenz zu dem Precharge-Potential Vbleq besitzen. Für ein Einschreiben einer digitalen Null in die zunächst ausgelesene Speicherzelle und für das Einschreiben einer digitalen Eins wird daher die gleiche Ladungsmenge benötigt.

Werden jedoch die Auswahltransistoren der Speicherzellen kleiner dimensioniert als diejenigen der Leseverstärker und zudem mit kleineren Betriebsspannungen betrieben, so ist die Einsatzspannung der Transistoren des Leseverstärkers und somit der Arbeitspunkt des Leseverstärkers größer als das Precharge-Potential Vbleq der Auswahltransistoren, zumindest bei Verwendung des Mid-level Sensing. Wenn die Auswahltransistoren vor dem Auslesen mit dem Precharge-Potential vorgespannt werden, wird der Leseverstärker dann nicht mehr an seinem optimalen Arbeitspunkt betrieben, sondern mit einer im Vergleich dazu kleineren Spannung. Dadurch dauert die Bewertung der Bitleitungssignale länger und es wird eine größere Spreizung, d.h. eine größere Spannungsverstärkung durch den Signalverstärker erforderlich, als wenn der Signalverstärker bei einer Spannung, die seinem Arbeitspunkt entspricht, betrieben würde.

Ein weiteres Probpem heutiger Halbleiterspeicher besteht darin, dass in einem Leseverstärker Transistoren, deren Arbeitspunkt einer höheren Spannung entspricht als dem Potential Vbleq der mit dem Mid-Level Sensing betriebenen Auswahltransistoren, das Schaltsignal zum Zurückschreiben einer digitalen Eins (entsprechend dem Bitleitungspotential Vblh) schwächer wird. Denn wenn der Arbeitspunkt des Leseverstärkers größer ist als das Precharge-Potential Vbleq, ist die Potentialdifferenz zwischen dem Arbeitspunkt und des Leseverstärkers und dem Potential Vblh kleiner. Zwar ist dafür das Signal für das Zurückschreiben einer digitalen Null umso größer, jedoch erfordert eine ausreichend schnelle Programmierung für beide Datenwerte Null und Eins eine ausreichend hohe Signalstärke.

Es ist die Aufgabe der vorliegenden Erfindung, einen Halbleiterspeicher bereitzustellen, der auch bei voneinander unterschiedlichen Betriebsspannungen von Auswahltransistoren und Leseverstärkern zuverlässig betreibbar ist und eine erhöhte Schaltgeschwindigkeit besitzt. Insbesondere soll ein Halbleiterspeicher bereitgestellt werden, der eine höhere Signalstärke zum Umladen von Bitleitungen erzielt, ohne den Strom verbrauch des Halbleiterspeichers zu erhöhen. Der Halbleiterspeicher soll unabhängig davon, ob die Betriebsspannung seiner Auswahltransistoren und seiner Leseverstärker gleich groß oder unterschiedlich groß sind, mit größerer Zuverlässigkeit als herkömmliche Halbleiterspeicher betreibbar sein. Schließlich ist es die Aufgabe der vorliegenden Erfindung, ein Verfahren zum zuverlässigen Betreiben eines solchen Halbleiterspeichers bereitzustellen.

Diese Aufgabe wird erfindungsgemäß gelöst durch einen integrierten Halbleiterspeicher mit mindestens einer Speicherzelle, die einen Auswahltransistor und einen Speicherkondensator aufweist, mit mindeststens einem Leseverstärker und mit einem Paar von Bitleitungen, die an den Leseverstärker angeschlossen sind,

– wobei der Speicherkondensator eine erste und eine zweite Kondensatorelektrode aufweist,
– wobei der Auswahltransistor ein erstes Source/Drain-Gebiet, das durch einen ersten Kontaktanschluss an die eine Bitleitung des Paares von Bitleitungen angeschlossen ist, und ein zweites Source/Drain-Gebiet, das mit der ersten Kondensatorelektrode des Speicherkondensators leitend verbunden ist, aufweist und
– wobei die zweite Kondensatorelektrode des Speicherkondensators an die andere Bitleitung des Paares von Bitleitungen angeschlossen ist.

Erfindungsgemäß wird vorgeschlagen, bei einem flüchtigen Halbleiterspeicher mit Speicherzellen, die jeweils einen Auswahltransistor und einen Speicherkondensator aufweisen, die zweite, nicht an den Auswahltransistor angeschlossene Kondensatorelektrode an die zweite Bitleitung des Bitleitungspaares anzuschließen. Herkömmlich sind Speicherzellen über ihren Auswahltransistor ausschließlich an eine einzige Bitleitung angeschlossen und das Potential dieser Bitleitung nach dem Öffnen des Auswahltransistors wird mit dem Potential der komplementären Bitleitung, das heißt der zweiten Bitleitung des Bitleitungspaares, die ebenfalls an denselben Signalverstärker angeschlossen ist, verglichen. Daher ist bei einem herkömmlichen Halbleiterspeicher jede Speicherzelle nur an eine einzige Bitleitung angeschlossen. Erfindungsgemäß jedoch wird ein Halbleiterspeicher vorgeschlagen, bei dem die Speicherzellen zusätzlich mit der jeweils komplementären Bitleitung verbunden sind, und zwar durch eine leitende Verbindung zwischen der zweiten Kondensatorelektrode und der komplementären Bitleitung.

Diese Maßnahme scheint dem herkömmlichen Rufbau und der herkömmlichen Betriebsweise nichtflüchtiger Halbleiterspeicher zu widersprechen, da nun beide Bitleitungen, deren Potentiale durch den Leseverstärker miteinander verglichen und gespreizt werden sollen, mit der Speicherzelle verbunden sind. Herkömmlich sind die nzweite Kondensatorelektroden aller Speicherzellen jeweils mit einem Neutralpotential, etwa dem Massepotential vorgespannt und zudem untereinander kurzgeschlossen. Beispielsweise sind bei Grabenkondensatoren die äußeren Kondensatorelektroden durch ein vergrabene dotierte Schicht untereinander kurzgeschlossen und durch diese mit dem Massepotential oder einem anderen Potential vorgespannt.

Das Anschliessen einer einzigen Speicherzelle an zwei zueinander komplementäre Bitleitung scheint ein Funktionieren der Speicherzellen auf den ersten Blick auszuschließen. Der erfindungsgemäße Halbleiterspeicher lässt sich dennoch zuverlässig betreiben, weil an die eine Bitleitung des Bitleitungspaares die erste Kondensatorelektrode (nämlich über den leitend geschalteten Auswahltransistor) und an die andere Bitleitung des Bitleitungspaares die zweite Kondensatorelektrode angeschlossen ist und die elektrische Verbindung zwischen der zweiten Kondensatorelektrode und der anderen Bitleitung des Bitleitungspaares dauerhaft, das heißt unabhängig vom Schaltzustand besteht. Dies bewirkt, dass nach dem Spreizen der Bitleitungspotentiale auch die zweite Elektrode unmittelbar über die komplementäre Bitleitung vorgespannt wird, und zwar mit gegenläufiger Tendenz gegenüber der ersten Kondensatorelektrode. Dadurch lässt sich eine viel höhere Spannung an den Speicherkondensator anlegen, als wenn wie herkömmlich nur eine einzige Kondensatorelektrode umgeladen wird. Diese Erhöhung der beim Wiederauffrischen oder Überschreiben der Speicherzelle wird ohne irgendeine Erhöhung der Betriebsspannung oder des Stromverbrauchs erreicht. Somit wird durch die leitende Verbindung der zweiten Kondensatorelektrode mit der anderen Bitleitung des Bitleitungspaares eine wesentlich größere Signalstärke beim Umladen des Speicherkondensators erzielt, und zwar auch dann, wenn die Betriebsspannungen der Auswahltransistoren und der Transistoren des Leseverstärkers unverändert bleiben. Durch die erreichte Erhöhung der Signalstärke beim Umladen des Speicherkondensators wird eine erhöhte Schaltgeschwindigkeit und Zuverlässigkeit der Datenauswertung erzielt, die einen sicheren Betrieb des Halbleiterspeichers unabhängig macht von einer etwaigen Abweichung der Betriebsspannungen der Auswahltransistoren und der Transistoren des Leseverstärkers voneinander. Etwaige Probleme, die sich aufgrund verringerter Betriebsspannungen der Auswahltransistoren, aufgrund einer Abweichung vom Mid-Level Sensing oder aufgrund eines Betriebs des Leseverstärkers außerhalb des optimalen Arbeitspunktes seiner Transistoren ergeben würden, werden bei dem erfindungsgemäßen Halbleiterspeicher mehr als kompensiert. Die aufgrund der geschil derten Probleme möglicherweise entstehenden Signalverzögerungen oder Signalschwankungen werden durch die erhöhte Signalstärke ausgeglichen, welche durch das erfindungsgemäße Umladen beider Kondensatorelektroden erzielt wird.

Vorzugsweise ist vorgesehen, dass die zweite Kondensatorelektrode durch einen zweiten Kontaktanschluss an die andere Bitleitung des Paares von Bitleitungen angeschlossen ist. Der zweite Kontaktanschluss kann ebenso wie der erste Kontaktanschluss, der das erste Source/Drain-Gebiet des Auswahltransistors mit der einen Bitleitung verbindet, eine Kontaktlochfüllung (via) sein. Der zweite Kontaktanschluss kann ebenso in anderer Weise ausgebildet sein. Er muss lediglich eine leitende Verbindung zwischen der anderen Bitleitung des Bitleitungspaares und der zweiten Kondensatorelektrode herstellen, um die zweite Elektrode durch das Spreizen der Bitleitungspotential umzuladen. Dabei erfolgt das Umladen der zweiten Elektrode nicht lediglich als Folge des Umladens der ersten Elektrode wie bei einem herkömmlichen Speicherkondensator, sondern die zweite Elektrode ist, ebenso wie die erste Elektrode des Speicherkondensators, jeweils an einen eigenen Anschluss des Lese- oder Signalverstärkers elektrisch angeschlossen. Während herkömmlich nur eines der gespreizten Bitleitungspotentiale zum Umladen des Speicherkondensators eingesetzt wird, werden erfindungsgemäß beide voneinander gespreizten Potentiale, die der Leseverstärker ausgibt, zum Umladen jeweils einer Kondensatorelektrode verwendet. Ohne Veränderung der übrigen Strukturelemente des Halbleiterspeichers und bei gleicher Funktionsweise wird dadurch maximal eine Vervierfachung der an den Kondensator angelegten Spannung erzielt. Denn herkömmlich wird lediglich die Potentialdifferenz der einen Bitleitung (etwa nach deren Vorspannen mit Vblh) und dem Precharge-Potential Vbleq zum Umladen des Speicher kondensators genutzt. Vbleq ist dabei ungefähr halb so groß wie Vblh. Erfindungsgemäß hingegen wird die Spannungsdifferenz zwischen Vblh und –Vblh zum Umladen des Speicherkondensators zur Verfügung gestellt, und zwar durch die beiden mit jeweils einer Kondensatorelektrode leitend verbundenen Anschlüsse des Leseverstärkers. Selbst bei einer Verringerung der nutzbaren Spannung durch eine Verbreiterung der Schichtdicke des Kondensatordieelektrikums oder durch andere Einflüsse wird eine erhebliche Verstärkung der elektrischen Signale beim Wiederauffrischen und Überschreiben von Speicherzellen erreicht.

Dementsprechend ist vorgesehen, dass die Speicherzelle durch den ersten und den zweiten Kontaktanschluss zwischen die beiden Bitleitungen des Paares von Bitleitungen geschaltet ist.

Vorzugsweise ist vorgesehen, dass die beiden Bitleitungen des Paares von Bitleitungen, die an den Leseverstärker angeschlossen sind, in der Weise vorspannbar sind, dass eine bestehende Potentialdifferenz zwischen einem Potential der einen Bitleitung und einem Potential der anderen Bitleitung des Paares vergrößert wird, wobei eine der beiden Bitleitungen mit einem ersten Potential, das an einen ersten Anschluss des Leseverstärkers ausgegeben wird, vorgespannt und die andere Bitleitung des Paares mit einem zweiten Potential, das an einen zweiten Anschluss des Leseverstärkers ausgegeben wird, vorgespannt wird. Zwar funktioniert der Leseverstärker genau so wie bei einem herkömmlichen Halbleiterspeicher, jedoch werden erfindungsgemäß nicht nur ein, sondern beide gespreizten Potentiale, mit denen der Leseverstärker an seinen beiden Anschlüssen die Bitleitungen vorspannt, an den Kondensator weitergeleitet.

Vorzugsweise ist vorgesehen, dass der Halbleiterspeicher so gesteuert ist, dass beim Wiederauffrischen eines Speicherinhalts der Speicherzelle jede der beiden Bitleitungen des Paares von Bitleitungen, die an denselben Leseverstärker angeschlossen sind, jeweils eine der beiden Kondensatorelektroden des Speicherkondensators der Speicherzelle vorspannt. Beispielsweise wird durch die eine Bitleitung, welche der Auswahltransistor der Speicherzelle angeschlossen ist, die erste Kondensatorelektrode mit dem Potential Vblh vorgespannt und über die andere Bitleitung die zweite Kondensatorelektrode mit dem Potential –Vblh vorgespannt oder umgekehrt.

Vorzugsweise ist vorgesehen, dass der Halbleiterspeicher eine Vielzahl von Speicherzellen aufweist, die jeweils an beide Bitleitungen des Paares von Bitleitungen angeschlossen sind, wobei die Auswahltransistoren der Speicherzellen ferner an Wortleitungen angeschlossen sind, die in Richtung quer zum Verlauf der Bitleitungen verlaufen, und wobei das erste und das zweite Source/Drain-Gebiet jedes Auswahltransistors in Richtung des Verlaufs der Wortleitungen versetzt zueinander angeordnet sind. Dies erleichtert, wie noch nachstehend erläutert werden wird, das elektrische Anschließen der Speicherzelle von zwei Seiten an die beiden Bitleitungen mithilfe von Kontaktlochfüllungen, wie unterhalb der beiden Bitleitungen jeweils senkrecht in Richtung zur Substratoberfläche verlaufen. Der Auswahltransistor, dessen beiden Source/Drain-Gebiete in Richtung quer zum Verlauf der Bitleitungen zueinander versetzt sind, überbrückt die seitliche Entfernung beider komplementären Bitleitungen.

Somit ist insbesondere vorgesehen, dass bei jeder Speicherzelle eines der beiden Source/Drain-Gebiete des Auswahltransistors in einem Substratbereich eines Halbleitersubstrats angeordnet ist, der von der einen Bitleitung des Paares von Bitleitungen überdeckt wird, und das jeweils andere Source/Drain-Gebiet des Auswahltransistors in einem Substratbereich des Halbleitersubstrats angeordnet ist, der von der anderen Bitleitung des Paares von Bitleitungen überdeckt wird. Zusätzlich können sich beide Source/Drain-Gebiete außerdem über einen Substratbereich erstrecken, der weder von der ersten noch von der zweiten Bitleitung überdeckt wird, sondern zwischen den beiden Bitleitungen angeordnet ist. Der Transistorkanal wird jeweils schräg zur Richtung des Verlaufs der Bitleitungen verlaufen und somit auch schräg zur Richtung des Verlaufs der Wortleitungen.

Vorzugsweise ist vorgesehen, dass der Halbleiterspeicher zumindest eine erste Speicherzelle, deren Auswahltransistor durch einen ersten Kontaktanschluss an eine erste Bitleitung des Paares von Bitleitungen angeschlossen ist, und eine zweite Speicherzelle, deren Auswahltransistor durch einen zweiten Kontaktanschluss an eine zweite Bitleitung des Paares von Bitleitungen angeschlossen ist, aufweist. Grundsätzlich bestünde auch die Möglichkeit, sämtliche Speicherzellen, die erfindungsgemäß sowohl an die erste als auch die zweite Bitleitung angeschlossen sind, so auszubilden, dass sie stets mit ihrem Auswahltransistor über den ersten Kontaktanschluss an die erste Bitleitung und mit ihrem Speicherkondensator über den zweiten Kontaktanschluss an die zweite Bitleitung angeschlossen sind. Dann wären alle Auswahltransistoren mit der ersten Leitung und alle Speicherkondensatoren mit der zweiten Leitung verbunden. Da sich hierdurch jedoch die Kapazitäten beider Bitleitungen infolge der unterschiedlich großen Anzahl daran angeschlossener Kondensatorelektroden deutlich voneinander unterscheiden, ist vorzugsweise vorgesehen, dass gleich viele Transistoren mit ihrem Auswahltransistor an die erste Bitleitung und mit ihrem Auswahltransistor an die zweite Bitleitung angeschlossen sind. Dementsprechend sind an die erste und an die zweite Bitleitung gleich viele zweite Kondensatorelektroden von Speicherkondensatoren angeschlossen. Dadurch wird zum Umladen der ersten oder der zweiten Bitleitung jeweils dieselbe Signalstärke, insbesondere dieselbe Ladungsmenge benötigt.

Vorzugsweise ist vorgesehen, dass die zweite Kondensatorelektrode des Speicherkondensators der ersten Speicherzelle durch einen zweiten Kontaktanschluss an die zweite Bitleitung des Paares von Bitleitungen und die zweite Kondensatorelektrode des Speicherkondensators der zweiten Speicherzelle durch einen zweiten Kontaktanschluss an die erste Bitleitung des Paares von Bitleitungen angeschlossen ist.

Dementsprechend ist vorgesehen, dass die erste und die zweite Speicherzelle antiparallel zueinander an die beiden Bitleitungen angeschlossen sind, die an denselben Leseverstärker angeschlossen sind. Die antiparallele Verschaltung beider Speicherzellen bedeutet, dass der Auswahltransistor der einen Speicherzelle und der Speicherkondensator der anderen Speicherzelle an dieselbe Bitleitung angeschlossen sind. Insbesondere ist hierbei das erste Source/Drain-Gebiet der einen Speicherzelle mit der zweiten Elektrode des Speicherkondensators der anderen Speicherzelle kurzgeschlossen. Dieser Kurzschluss erfolgt über die Bitleitung, an welche beide angeschlossen sind.

Vorzugsweise ist vorgesehen, dass der Halbleiterspeicher Paare von jeweils zwei Speicherzellen aufweist, deren Auswahltransistoren durch jeweils denselben ersten Kontaktanschluss an eine Bitleitung des Paares von Bitleitungen angeschlossen sind. Dadurch wird eine geringere Anzahl erster Kontaktanschlüsse zum Anschließen sämtlicher Auswahltransistoren an die Bitleitungen benötigt. Bei dem erfindungsgemäßen Halbleiterspeicher jedoch sind zugleich die zweiten Kondensatorelektroden der Speicherkondensatoren des Speicherzellenpaares jeweils durch einen separaten zweiten Kontaktanschluss an die andere Bitleitung angeschlossen.

Vorzugsweise ist vorgesehen, dass ein erster Kontaktanschluss eines Paares von ersten Speicherzellen deren Auswahltransistoren mit der ersten Bitleitung des Paares von Bitleitungen verbindet und dass ein erster Kontaktanschluss des Paares von zweiten Speicherzellen deren Auswahltransistoren mit der zweiten Bitleitung des Paares von Bitleitungen verbindet. Bei dieser Ausführungsform sind sowohl Paare von (ersten) Speicherzellen vorgesehen, deren gemeinsamer erster Kontaktanschluss an die erste Bitleitung angeschlossen ist, als auch Paare weiterer (zweiter) Speicherzellen, deren gemeinsamer erster Kontaktanschluss mit der zweiten Bitleitung verbunden ist. Dadurch wird gewährleistet, dass an jede der beiden Bitleitungen eine gleich große Anzahl von Kontaktanschlüssen angeordnet ist. Die Anzahl von Kontaktanschlüssen pro Bitleitung ist die Summe der ersten und der zweiten Kontaktanschlüsse, die an diese Bitleitung angeschlossen. Durch das alternierende Anschließen von Auswahltransistoren von Speicherzellenpaaren über erste Kontaktanschlüsse abwechselnd an die erste und die zweite Bitleitung lassen sich die Speicherzellen genauso dicht wie bei herkömmlichen Halbleiterspeichern anordnen, obwohl nun jede Speicherzelle zwei Bitleitungsanschlüsse statt nur eines einzigen Bitleitungsanschlusses besitzt.

Vorzugsweise ist vorgesehen, dass die Anzahl von ersten Speicherzellen, deren Auswahltransistoren an die erste Bitleitung des Paares von Bitleitungen angeschlossen sind, genauso groß ist wie die Anzahl von zweiten Speicherzellen, deren Auswahltransistoren an die zweite Bitleitung des Bitleitungspaares angeschlossen sind.

Insbesondere ist vorgesehen, dass die Speicherkondensatoren der Speicherzellen Stapelkondensatoren sind. Stapelkondensatoren (Stacked Capacitors) werden außerhalb des Halbleitersubstrats, oberhalb der Auswahltransistoren ausgebildet; sie befinden sich beispielsweise zwischen den Ebenen, in denen die Wortleitungen und die Bitleitungen verlaufen. Bei Stapelkondensatoren lassen sich somit die zweiten Kontaktanschlüsse, die die zweiten Kondensatorelektroden mit den komplementären Bitleitungen verbinden, fertigungstechnisch besonders einfach realisieren. Im einfachsten Fall sind die zweiten Kontaktanschlüsse Kontaktlochfüllungen (Vias), die von der jeweils komplementären Bitleitung bis zur zweiten Kondensatorelektrode reichen.

Vorzugsweise ist vorgesehen, dass die Stapelkondensatoren in einer Höhe zwischen einer Oberfläche des Halbleitersubstrats und den Bitleitungen angeordnet sind.

Insbesondere ist vorgesehen, dass bei jeder Speicherzelle die erste Kondensatorelektrode des Speicherkondensators näher an der Oberfläche des Halbleitersubstrats angeordnet ist als die zweite Kondensatorelektrode und durch eine Kontaktlochfüllung mit dem zweiten Source/Drain-Gebiet des jeweiligen Auswahltransistors verbunden ist, die denselben Bereich des Halbleitersubstrats überdeckt wie der zweite Kontaktanschluss. Bei dieser Ausführungsform sind der zweite Kontaktanschluss, der die komplementäre Bitleitung mit der zweiten Kondensatorelektrode verbindet, und der speicherzelleninterne Kontaktanschluss, der das zweite Source/Drain-Gebiet mit der ersten Kondensatorelektrode verbindet, übereinander angeordnet, so dass sie beide denselben Bereich des Halbleitersubstrats überdecken. In Richtung senkrecht zur Oberfläche des Halbleitersubstrats gesehen fluchten die Außenabmessungen dieser beiden Kontaktanschlüsse miteinander. In diesem Fall steht die größtmögliche Wahlfreiheit für die Gestaltungen der lateralen Abmessung des Stapelkondensators, der sich in Höhe zwischen diesen beiden Kontaktanschlüssen verbindet. Die beiden Kontaktanschlüsse werden vorzugsweise als Kontaktlochfüllungen hergestellt.

Es ist vorgesehen, dass die erste und die zweite Bitleitung, die an denselben Leseverstärker angeschlossen sind, zueinander komplementäre Bitleitungen sind. Die elektrischen Potentiale zweier komplementärer Bitleitungen werden durch den Leseverstärker stets gegenläufig gespreizt; dieser Mechanismus wird erfindungsgemäß für die Erhöhung der Signalstärke beim Überschreiben und Wiederauffrischen von Speicherzelleninhalten ausgenutzt. Dadurch wird eine erheblich höhere Spannung an die Speicherkondensatoren angelegt, bevor die Auswahltransistoren wieder sperrend geschaltet werden.

Vorzugsweise ist vorgesehen, dass die Auswahltransistoren der Speicherzellen Feldeffekttransistoren sind. Ferner ist schließlich vorgesehen, dass der Halbleiterspeicher ein flüchtiger Schreib-Lese-Speicher ist.

Die der Erfindung zugrundeliegende Aufgabe wird ferner durch ein Verfahren gemäß 20 zum Betreiben des hier beschriebenen Halbleiterspeichers gelöst, wobei erfindungsgemäss, etwa beim Wiederauffrischen und/oder Überschreiben eines Speicherinhalts einer Speicherzelle, der Auswahltransistor der Speicherzelle geöffnet und in dem Leseverstärker eine Potentialdifferenz zwischen Potentialen der beiden Bitleitungen des Paares von Bitleitungen, die an den Leseverstärker angeschlossen sind, verstärkt wird, indem die erste Kondensatorelektrode des Speicherkondensators der Speicherzelle über eine an einen ersten Anschluss des Leseverstärkers angeschlossene Bitleitung des Paares von Bitleitungen und über den ersten Kontaktanschluss mit einem ersten Potential vorgespannt und die zweite Kondensatorelektrode des Speicherkondensators über eine an einen zweiten Anschluss des Leseverstärkers angeschlossene Bitleitung des Paares von Bitleitungen und über den zweiten Kontaktanschluss mit einem anderen, zweiten Potential vorgespannt wird.

Das Vorspannen beider Kondensatorelektroden mit Hilfe der durch den Leseverstärker gespreizten und über die Anschlüsse des Leseverstärkers, die Bitleitungen und die Kontaktanschlüsse der Speicherzellen weitergeleiteten Potentiale kann insbesondere beim Wiederauffrischen von Speicherdaten sowie beim Schreiben in Speicherzellen vorgenommen werden.

Vorzugsweise ist vorgesehen, dass das erste Potential und das zweite Potential, mit denen die beiden Kondensatorelektroden der Speicherzelle vorgespannt werden, gegenüber einem Neutralpotential eine Potentialdifferenz gleich großen Betrages, aber entgegengesetzten Vorzeichens besitzen. Das Neutralpotential kann beispielsweise das Massepotential von 0 Volt oder ein anderes Referenzpotential sein. Gegenüber diesem Potential kann das erste Potential beispielsweise den Wert +Vblh und das zweite Potential den Wert –Vblh besitzen oder umgekehrt. Das Precharge-Potential hingegen, mit dem herkömm lich die zueinander komplementären Bitleitungen vor dem Öffnen der Speicherzellen vorgespannt werden, ist vom Betrag her lediglich halb so groß wie Vblh. Durch die Ausnutzung des zweiten Potentials des Leseverstärkers von etwa –Vblh, das eine dreimal so große Potentialdifferenz zum Preacharge-Potential besitzt wie das Potential +Vblh, wird bei gleicher Betriebsspannung des Leseverstärkers eine erheblich größere Signalstärke zum Umladen der Speicherkondensatoren erreicht.

Dementsprechend ist vorgesehen, dass vor einem Wiederauffrischen eines Speicherinhalts einer Speicherzelle beide Bitleitungen, an die die Speicherzelle über den ersten und den zweiten Kontaktanschluss angeschlossen ist, mit einem Preacharge-Potential vorgespannt werden, das eine halb so große Potentialdifferenz zu dem Neutralpotential besitzt wie das erste Potential.

Die Erfindung wird nachstehend mit Bezug auf die Figuren beschrieben. Es zeigen:
1 eine schematische Draufsicht auf einen erfindungsgemäßen Halbleiterspeicher,
2 eine schematische Draufsicht auf einen Ausschnitt der Halbleiterschaltung aus 1,
3 eine schematische Querschnittsansicht des Ausschnittes des Halbleiterspeichers aus 2 im Bereich einer Speicherzelle,
4 eine Draufsicht auf die Speicherzelle aus 3,
5 eine schematische Draufsicht auf einen Ausschnitt des erfindungsgemäßen Halbleiterspeichers,
6 eine weitere schematische Draufsicht auf den Halbleiterspeicher gemäß 5,
7 eine eine Schaltskizze eines Teils eines herkömmlichen Halbleiterspeichers und
8 eine Schaltskizze eines Teils eines erfindungsgemäßen Halbleiterspeichers.
1 zeigt eine schematische Draufsicht auf einen erfindungsgemäßen Halbleiterspeicher 1, der eine Vielzahl von Speicherzellen 2 aufweist, die jeweils an Bitleitungen 11, 12 und an Wortleitungen 6 angeschlossen sind. Es sind jeweils Paare 10 von Bitleitungen 11, 12 an denselben Leseverstärker 30 angeschlossen, der die elektrischen Potentiale beider zueinander komplementären Bitleitungen 11, 12 miteinander Vergleicht, eine eventuelle Potentialdifferenz verstärkt und die verstärkten Potentiale auf die Bitleitungen zurückschreibt. Dadurch werden anfängliche geringfügige Potentialdifferenzen verstärkt, das heißt die Bitleitungspotentiale gespreizt. Jede Speicherzelle 2 besitzt einen Auswahltransistor 3 und einen Speicherkondensator 4, der vorzugsweise als Stapelkondensator ausgebildet ist. Erfindungsgemäß ist diejenige Kondensatorelektrode des Speicherkondensators 4, die nicht an dem Auswahltransistor 3 angeschlossen ist, an die nicht mit dem Auswahltransistor 3 verbundene, komplementäre Bitleitung 12 des Bitleitungspaares 10 angeschlossen. Dadurch vergrößert sich die Speicherladung des Kondensators beim Zurückschreiben der ausgelesenen Information, da eine viel höhere Umladespannung an dem Speicherkondensator 4 angelegt wird. Dadurch kann insgesamt eine bis zu vierfach höhere Ladungsmenge in der Speicherzelle gespeichert werden.
2 zeigt eine Draufsicht auf einen Ausschnitt des erfindungsgemäßen Halbleiterspeichers aus 1. In 2 ist der Leseverstärker 30 links angeordnet. An zwei Kontaktanschlüsse 31, 32 des Leseverstärkers 30 sind zwei zueinander komplementäre Bitleitungen eines Bitleitungspaares 10, nämlich eine erste Bitleitung 11 und eine zweite Bitleitung 12 angeschlossen. An die beiden Bitleitungen sind jeweils Speicherzellen 2 angeschlossen, die erfindungsgemäß auch an die jeweils andere, komplementäre Bitleitung angeschlossen sind, nämlich mit einer Elektrode des Speicherkondensators. Die Speicherzellen 2 besitzen jeweils einen Auswahltransistor 3 und einen Speicherkondensator 4, die in 2 lediglich durch Schaltungssymbole dargestellt sind. Die erste Kondensatorelektrode 13 des Speicherkondensators 4 ist an ein Source/Drain-Gebiet 7 des Auswahltransistors 3 angeschlossen. Die andere, zweite Kondensatorelektrode 15 ist erfindungsgemäß an die jeweils andere Bitleitung angeschlossen, und zwar mit Hilfe eines zweiten Kontaktanschlusses 22 der in 2 lediglich als Leiterbahnabschnitt dargestellt ist. Die Auswahltransistoren 3 sind mit einem ihrer Source/Drain-Gebiete 5 jeweils über einen ersten Kontaktanschluss 21 an eine Bitleitung angeschlossen, wie bei einer herkömmlichen Speicherzelle auch. 2 zeigt insgesamt vier Speicherzellen, die stellvertretend für eine Vielzahl von Speicherzellen stehen. Es sind zwei Speicherzellen 2a dargestellt, deren Auswahltransistoren 3 an die erste Bitleitung 11 und deren Speicherkondensatoren 4 an die zweite Bitleitung 12 angeschlossen sind. Ferner sind zwei zweite Speicherzellen 2b dargestellt, deren Auswahltransistoren 3 an die zweite Bitleitung 12 und deren Speicherkondensatoren 4 an die erste Bitleitung 11 ange schlossen sind. Dies verdeutlicht, dass vorzugsweise genauso viele erste Speicherzellen 2a wie zweite Speicherzellen 2b zwischen die erste 11 und die zweite Bitleitung 12 geschaltet sind. Dadurch ist gewährleistet, dass die Kapazität jeder Bitleitung 11, 12 – einschliesslich der daran angeschlossene Kondensatorelektroden – gleich groß ist und somit zum Umladen beider Bitleitungen eine gleich große Ladungsmenge erforderlich ist.
3 zeigt eine Querschnittsansicht einer erfindungsgemäßen Speicherzelle der Halbleiterschaltung aus 2. In einem Halbleitersubstrat 9 ist der Auswahltransistor 3 ausgebildet, der ein erstes Source/Drain-Gebiet 5 und eine zweites Source/Drain-Gebiet 7 aufweist, die in dem Halbleitersubstrat 9 angeordnet sind. Zwischen ihnen erstreckt sich der Kanalbereich unterhalb des Gatedielektrikums und der durch die Wortleitung 6 gebildeten Gateelektrode. Oberhalb der Oberfläche 9a des Halbleitersubstrats 9 verlaufen die Bitleitungen 11, 12. Sie sind jeweils paarweise an den Leseverstärker 30 angeschlossen. Die Speicherzelle 2 ist an zwei zueinander komplementäre Bitleitungen 11, 12 angeschlossen, die in der 3 einander verdecken, jedoch in 4, die eine Draufsicht auf die Speicherzelle gemäß 3 zeigt, einzeln erkennbar sind. Das erste Source/Drain-Gebiet 5 des Auswahltransistors 3 ist, wie in 3 dargestellt, durch einen ersten Kontaktanschluss 21 an eine Bitleitung angeschlossen, und zwar an die erste Bitleitung 11, wie die 4 verdeutlicht. Das zweite Source/Drain-Gebiet 7 ist, wie in 3 erkennbar, mit einer unteren Kondensatorelektrode 13 des Speicherkondensators 4 verbunden. Dazu ist eine Kontaktlochfüllung vorgesehen. Der Speicherkondensator 4, der ein Stapelkondensator ist, ist wie in 3 dargestellt in einer Höhe oberhalb des Halbleitersubstrats zwischen der Ebene der Wortleitungen und der Ebene der Bitleitungen angeordnet. Die zweite Kondensatorelektrode 15 des Speicherkondensators 4 ist durch ein Kondensatordielektrikum 4 von der ersten Kondensatorelektrode 13 getrennt und durch einen zweiten, erfindungsgemäß erstmals vorgesehenen Kontaktanschluss 22 mit einer weiteren Bitleitung des Bitleitungspaares verbunden, das an den Leseverstärker 30 angeschlossen ist. Wie in 4 erkennbar ist, ist der zweite Kontaktanschluss mit der zweiten Bitleitung 22 verbunden. In 4 ist der Übersichtlichkeit halber die Querschnittsfläche des Kondensators 4 nicht dargestellt. Dafür geht aus 4 aber hervor, dass der Auswahltransistor 3 zwei Source/Drain-Gebiete 5, 7 aufweist, die in Richtung des Verlaufs der Wortleitung 6 zueinander versetzt sind. Die beiden Source/Drain-Gebiete 5, 7 liegen somit nicht über ihre ganze Breite einander gegenüber, sondern das erste Source/Drain-Gebiet 5 ist überwiegend im Bereich unterhalb der ersten Bitleitung 11 und das zweite Source/Drain-Gebiet 7 überwiegend im Bereich der zweiten Bitleitung 12 des Bitleitungspaares 10 angeordnet. Dadurch überbrückt das aktive Gebiet des Auswahltransistors die seitliche Distanz zwischen beiden Bitleitungen, an die die Speicherzelle 3 angeschlossen ist.
5 zeigt eine weitere Draufsicht auf einen erfindungsgemäßen Halbleiterspeicher. In dem dargestellten Ausschnitt des Zellenfeldes sind jeweils zwei Paare 42 von Speicherzellen dargestellt, die jeweils einen gemeinsamen ersten Kontaktanschluss aufweisen, und zwar Paare 42a von ersten Speicherzellen 2a, die durch einen gemeinsamen ersten Kontaktanschluss 21a an eine erste Bitleitung angeschlossen sind, sowie Paare 42b von zweiten Speicherzellen 2b, die durch einen gemeinsamen ersten Kontaktanschluss 21b an eine zweite Bitleitung 12 angeschlossen ist, welche an denselben Leseverstärker 30 an geschlossen ist wie die erste Bitleitung 11. Bei jedem Paar 42a; 42b von Speicherzellen mit gemeinsamem ersten Kontaktanschluss 21a, 21b ist für das Anschließen der Speicherkondensatoren an die komplementäre Bitleitung eine doppelt so große Anzahl zweiter Kontaktanschlüsse 22a; 22b erforderlich. Daher werden die Paare 42a; 42b so angeordnet, dass sie alternierend mit ihrem ersten Kontaktanschluss 21a; 21b entweder die erste 11 oder die zweite Bitleitung 12, welche an denselben Leseverstärker 30 angeschlossen sind, kontaktieren. In dem Zwischenraum zwischen jeweils zwei Wortleitungen sind im Bereich der zueinander komplementären Bitleitungen 11, 12 zwei zweite Kontaktanschlüsse 22a, 22b angeordnet, von denen einer zu einem Paar erster Speicherzellen 2b und ein weiterer zu einem Paar zweiter Speicherzellen 2b gehört. Zwischen denjenigen zueinander benachbarten Wortleitungen jedoch, zwischen denen jeweils ein gemeinsamer Kontaktanschluss 21a oder 21b eines Bitleitungspaares angeordnet ist, ist im Bereich der beiden Bitleitungen 11, 12 kein weiterer Kontaktanschluss erforderlich. In diesem Bereich kann die Substratgrundfläche für eine vergrößerte Kondensatorfläche in Höhe der Kontaktanschlüsse genutzt werden.
6 zeigt eine weitere schematische Draufsicht auf den Halbleiterspeicher gemäß 5. In Figur sind die lateralen Abmessungen der Speicherkondensatoren 4 dargestellt, die zu jeweils einer ersten 2a und einer zweiten Speicherzelle 2b aus 5 gehören. Die zu den Paaren 42 von ersten 2a oder zweiten Bitleitungen 2b gehörigen gemeinsamen ersten Kontaktanschlüsse 21a und 21b sind ebenfalls dargestellt. Die ersten Kontaktanschlüsse 21a, 21b reichen von den jeweiligen, im aktiven Gebiet des Auswahltransistors angeordneten ersten Source/Drain-Gebiet 5 (3) bis zur jeweiligen ersten oder zweiten Bitleitung 11, 12. In der Draufsicht der 6 kön nen daher die lateralen Abmessungen der Speicherkondensatoren 4 und ihrer Kondensatorelektroden bis fast an die ersten Kontaktanschlüsse 21a, 21b heranreichen. Die zweiten Kontaktanschlüsse 22a, 22b jedoch, die gerade von den zweiten Kondensatorelektroden 15 bis zur jeweiligen Bitleitung 11, 12 reichen, müssen in der Draufsicht der 6 innerhalb der Kondensatorfläche angeordnet sein. Die in 6 durch die zweiten Kondensatorelektroden 15 verdeckten ersten Kondensatorelektroden 13 besitzen dieselben seitlichen Abmessungen und Umrisse wie in die zweiten Kondensatorelektroden 15, ebenso wie das Kondensatordielektrikum. Die in 6 dargestellte Anordnung ist jedoch lediglich beispielhaft hinsichtlich der lateralen Abmessungen oder der gegebenenfalls dreidimensionalen Gestaltungen der Kondensatorflächen.
In 6 ist erkennbar, dass bei einem erfindungsgemäßen Halbleiterspeicher jede Speicherzelle lediglich eine Substratgrundfläche der Größe 8F² benötigt, wobei F die kleinstmögliche Strukturbreite ist, die mit der lithographischen Belichtungseinrichtung, mit der die Halbleiterschaltung hergestellt wurde, erzielbar ist. Der Parameter F wird in der Regel der Breite der Wortleitungen oder der Bitleitungen und dem gegenseitigen Abstand von Wortleitungen oder Bitleitungen entsprechen. Anhand des in 6 dargestellten Rechtecks einer Kantenlänge von jeweils 4F in jeder lateralen Richtung ergibt sich eine Größe von 16F² für zwei darin angeordnete Speicherzellen. Innerhalb des Rechtecks wird eine erste Speicherzelle 2a und eine zweite Speicherzelle 2b angeordnet. Somit besitzt jede Speicherzelle eine Grundfläche von 8F².
7 zeigt eine Schaltskizze eines herkömmlichen Halbleiterspeichers mit zwei zueinander komplementären Bitleitungen 11, 12, die an denselben Leseverstärker 30 angeschlossen sind. Zusätzlich sind die Kapazitäten der einzelnen Strukturelemente, beispielsweise der Bitleitungen und der Speicherzellen dargestellt. Im linken, näher an dem Leseverstärker angeordneten Bereich der Bitleitungen 11, 12 sind die Potentiale und die Kapazitäten dargestellt für eine herkömmliche Speicherzelle zu dem Zeitpunkt, zu dem die beiden Bitleitungen mit dem Precharge-Potential Vbleq vorgespannt sind. Beide besitzen somit das gleiche Potential und die gleiche Potentialdifferenz Vbleq gegenüber einem Neutralpotential wie beispielsweise dem Massepotential von Null Volt. Die Bitleitungen 11, 12 besitzen jeweils eine Bitleitungskapazität CBL und die Speicherzelle besitzt eine Zellenkapazität, die sich im wesentlichen aus der Kapazität des Speicherkondensators ergibt und insbesondere von der Schichtdicke des Kondensatordielektrikums abhängt. Ausserdem sind die zweiten Kondensatorelektroden der Kondensatoren aller Speicherzellen untereinander kurzgeschlossen. Sie werden durch einen hier nicht bildlich dargestellten Plattenspannungsgenerator mit einem vorbestimmten elektrischen Potential gegenüber dem Massepotential vorgespannt. Wenn vereinfachend angenommen wird, dass die Kapazität des Plattenspannungsgenerators deutlich größer ist als die Kapazität einer Speicherzelle, wie es bei Halbleiterspeichern realistisch ist, so entsteht nach dem Öffnen des Auswahltransistors eine Spannungsdifferenz ΔV zwischen beiden Bitleitungen 11, 12, die sich durch die Gleichung ergibt.
Dabei ist wiederum CZelle die Kapazität der Speicherzelle, CBL die Kapazität der Bitleitung, Vbleq das Precharge- Potential und VZelle diejenige Spannung, mit der die Bitleitung 11, an die die Speicherzelle angeschlossen ist, ursprünglich vorgespannt wurde. Dieses Potential ist beispielsweise Vblh. Es kann ebenso gleich dem Massepotential sein. Zur vorliegenden Berechnung jedoch wird der Wert Vblh verwendet. Somit ist die Höhe der zu spreizenden Spannung ΔV = 0,5 Vblh, multipliziert mit einem Faktor, der das Verhältnis der Zellenkapazität zur Summe der Kapazitäten von Zelle und Bitleitung angibt.
8 zeigt eine Schaltskizze eines erfindungsgemäßen Halbleiterspeichers, bei dem die zweite Kondensatorelektrode an die komplementäre Bitleitung angeschlossen ist. Die Art der Darstellung entspricht der 7. In 8 sind ebenso wie bei einem herkömmlichen Halbleiterspeicher die Bitleitungen 11, 12 zunächst mit dem Precharge-Potential Vbleq vorgespannt, bevor der Auswahltransistor der Speicherzelle geöffnet wird. Dann, wenn der Auswahltransistor leitend geschaltet und somit geöffnet wird, kann eine Spannungsdifferenz der Höhe von 2 Vblh an die beiden Bitleitungen angelegt werden, sofern eine zuvor vorhandene Potentialdifferenz zwischen beiden Bitleitungen gespreizt wurde. Eine so hohe Spannung der Größe von 2 Vblh oder (–2 Vblh) liegt jedoch auch zwischen den beiden Kondensatorelektroden 13, 15 an; die aufgrund dieser hohen Spannung gespeicherte Ladung des Speicherkondensators verteilt sich beim Öffnen des Auswahltransistors auf die Bitleitungen. Die durch das Öffnen des Auswahltransistors entstehende Potentialdifferenz ΔV zwischen beiden Bitleitungen 11, 12 berechnet sich somit zu
Dabei besitzt VZelle einen Betrag von 2 Vblh und ist damit viermal so groß ist wie die bei einem herkömmlichen Halbleiterspeicher verwendete Potentialdifferenz von (Vblh-Vbleq) zum Aufladen des Speicherkondensators. Dadurch wird annähernd eine Vervierfachung in der Signalstärke und der zu spreizenden Potentialdifferenz erzielt. In der Praxis ist mit einer Erhöhung um einen Faktor von ca. 3,5 zu rechnen. Selbst dann, wenn die Schichtdicke des Kondensatordielektrikums 14 vergrößert, beispielsweise verdoppelt wird, damit im Speicherkondensator kein Spannungsdurchbruch entsteht, wird immer noch eine erhebliche Signalverstärkung von zwischen 1,5 und 2 erzielt.
Das Verfahren zum Betreiben eines erfindungsgemäßen Halbleiterspeichers verläuft genauso wie das Verfahren zum Betreiben eines herkömmlichen Halbleiterspeichers. Insbesondere werden wie bei einem herkömmlichen Halbleiterspeicher beide zueinander komplementären Bitleitungen 11, 12 mit dem Preacharge-Potential vorgespannt, bevor der Auswahltransistor der Speicherzelle leitend geschaltet wird. Auch die Höhe des Preacharge-Potentials von Vbleq = 0,5 Vblh ist gegenüber einem herkömmlichen Halbleiterspeicher unverändert. Jedoch ergibt sich aufgrund dieses konstruktiven Merkmals, dass die zweite Kondensatorelektrode 15 des Speicherkondensators 4 (durch einen zweiten Kontaktanschluss 22) leitend mit der komplementären, zweiten Bitleitung 12 verbunden ist, eine viel größere Signalstärke beim Aufladen des Speicherkondensators (während des Wiederauffrischens oder des Einschreibens einer Information in die Speicherzelle). Ebenso beim Auslesen einer zuvor gespeicherten Information (das heißt ebenso beim Lesen). Die dadurch erreichten zwischen zwei- und viermal so großen Signalstärken machen den Halbleiterspeicher unempfindlich gegen über Signalverlusten, die entstehen, wenn die Leseverstärker an einem Arbeitspunkt unterhalb der Einsatzspannung ihrer Transistoren betrieben werden, etwa um die Auswahltransistoren für die Speicherzellen mit kleinerer Betriebsspannung betreiben zu können. Auch bei Abweichung von dem Prinzip des Mid-Level-Sensings kann der erfindungsgemäße Halbleiterspeicher zuverlässig und ohne Datenverluste betrieben werden.

1: Halbleiterspeicher
2: Speicherzelle
2a: erste Speicherzelle
2b: zweite Speicherzelle
3: Auswahltransistor
4: Speicherkondensator
5: erstes Source/Drain-Gebiet
6: Wortleitung
7: zweites Source/Drain-Gebiet
9: Halbleitersubstrat
9a: Oberfläche
10: Paar von Bitleitungen
11: erste Bitleitung
12: zweite Bitleitung
13: erste Kondensatorelektrode
14: Kondensatordielektrikum
15: zweite Kondensatorelektrode
16: Kontaktlochfüllung
21; 21a, 21b: erster Kontaktanschluss
22; 22a, 22b: zweiter Kontaktanschluss
30: Leseverstärker
31, 32: Anschluss des Leseverstärkers
42; 42a, 42b: Paar von Speicherzellen
CBL: Bitleitungskapazität
CZelle: Kapazität der Speicherzelle
CPlatte: Kapazität des Plattenspannungsgenerators
ΔV: Potentialdifferenz
V0: Neutralpotential
V1: Potential der ersten Bitleitung
V2: Potential der zweiten Bitleitung
Vblh: erstes (zweites) Potential
–Vblh: zweites (erstes) Potential
Vbleq: Precharge-Potential
VZelle: Potential der Speicherzelle

Claims

Integrierter Halbleiterspeicher (1) mit mindestens einer Speicherzelle (2), die einen Auswahltransistor (3) und einen Speicherkondensator (4) aufweist, mit zumindest einem Leseverstärker (30) und mit einem Paar (10) von Bitleitungen (11, 12) die an denselben Leseverstärker (30) angeschlossen sind, – wobei der Speicherkondensator (4) eine erste (13) und eine zweite Kondensatorelektrode (15) aufweist, – wobei der Auswahltransistor (3) ein erstes Source/Drain-Gebiet (5), das durch einen ersten Kontaktanschluss (21) an die eine Bitleitung (11; 12) des Paares (10) von Bitleitungen (11, 12) angeschlossen ist, und ein zweites Source/Drain-Gebiet (7), das mit der ersten Kondensatorelektrode (13) des Speicherkondensators (4) leitend verbunden ist, aufweist und – wobei die zweite Kondensatorelektrode (15) des Speicherkondensators (4) an die andere Bitleitung (12; 11) des Paares (10) von Bitleitungen (11, 12) angeschlossen ist.
Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, dass die zweite Kondensatorelektrode (15) durch einen zweiten Kontaktanschluss (22) an die andere Bitleitung (12; 11) des Paares (10) von Bitleitungen (11, 12) angeschlossen ist.
Halbleiterspeicher nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Speicherzelle (2) durch den ersten (21) und den zweiten Kontaktanschluss (22) zwischen die beiden Bitleitungen (11, 12) des Paares (10) von Bitleitungen (11, 12) geschaltet ist.
Halbleiterspeicher nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die beiden Bitleitungen (11, 12) des Paares (10) von Bitleitungen, die an denselben Leseverstärker (30) angeschlossen sind, durch den Leseverstärker (30) in der Weise vorspannbar sind, dass eine bestehende Potentialdifferenz zwischen einem Potential (V1) der einen Bitleitung (11) und einem Potential (V2) der anderen Bitleitung (12) des Paares (10) vergrößert wird, wobei eine der beiden Bitleitungen (11) mit einem ersten Potential (Vblh), das an einem ersten Anschluss (31) des Leseverstärkers (30) ausgegeben wird, vorgespannt und die andere Bitleitung (12) des Paares (10) mit einem zweiten Potential (–Vblh), das an einem zweiten Anschluss (32) des Leseverstärkers (30) ausgegeben wird, vorgespannt wird.
Halbleiterspeicher nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass der Halbleiterspeicher (1) so gesteuert ist, dass beim Wiederauffrischen eines Speicherinhalts der Speicherzelle (2) jede der beiden Bitleitungen (11, 12) des Paares (10) von Bitleitungen, die an denselben Leseverstärker (30) angeschlossen sind, jeweils eine der beiden Kondensatorelektroden (13, 15) des Speicherkondensators (4) der Speicherzelle (2) vorspannt.
Halbleiterspeicher nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass der Halbleiterspeicher (1) eine Vielzahl von Speicherzellen (2) aufweist, die jeweils an beide Bitleitungen (11, 12) des Paares (10) von Bitleitungen angeschlossen sind, wobei die Auswahltransistoren (3) der Speicherzellen (2) ferner an Wortleitungen (6) angeschlossen sind, die in Richtung quer zum Verlauf der Bitleitungen (11, 12) verlaufen, und wobei das erste (5) und das zweite Source/Drain-Gebiet (7) jedes Auswahltransistors (3) in Richtung des Verlaufs der Wortleitungen (6) versetzt zueinander angeordnet sind.
Halbleiterspeicher nach Anspruch 6, dadurch gekennzeichnet, dass bei jeder Speicherzelle (2) eines der beiden Source/Drain-Gebiete (5; 7) des Auswahltransistors (3) in einem Substratbereich eines Halbleitersubstrats (9) angeordnet ist, der von der einen Bitleitung (11; 12) des Paares (10) von Bitleitungen überdeckt wird, und das jeweils andere Source/Drain-Gebiet (7; 5) des Auswahltransistors (3) in einem Substratbereich des Halbleitersubstrats (9) angeordnet ist, der von der anderen Bitleitung (12; 11) des Paares (10) von Bitleitungen überdeckt wird.
Halbleiterspeicher nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass der Halbleiterspeicher (1) zumindest eine erste Speicherzelle (2a), deren Auswahltransistor (3) durch einen ersten Kontaktanschluss (21a) an eine erste Bitleitung (11) des Paares (10) von Bitleitungen (11, 12) angeschlossen ist, und eine zweite Speicherzelle (21b), deren Auswahltransistor (3) durch einen ersten Kontaktanschluss (21b) an eine zweite Bitleitung (12) des Paares (10) von Bitleitungen (11, 12) angeschlossen ist, aufweist.
Halbleiterspeicher nach Anspruch 8, dadurch gekennzeichnet, dass die zweite Kondensatorelektrode (15) des Speicherkondensators (4) der ersten Speicherzelle (2a) durch einen zweiten Kontaktanschluss (22a) an die zweite Bitleitung (12) des Paares (10) von Bitleitungen (11, 12) und die zweite Kondensatorelektrode (15) des Speicherkondensators (4) der zweiten Spei cherzelle (2b) durch einen zweiten Kontaktanschluss (22b) an die erste Bitleitung (11) des Paares (10) von Bitleitungen (11, 12) angeschlossen ist.
Halbleiterspeicher nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass die erste (2a) und die zweite Speicherzelle (2b) antiparallel zueinander an die beiden Bitleitungen (11, 12) angeschlossen sind, die an denselben Leseverstärker (30) angeschlossen sind.
Halbleiterspeicher nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass der Halbleiterspeicher (1) Paare (42) von Speicherzellen (2) aufweist, deren Auswahltransistoren (3) durch jeweils denselben ersten Kontaktanschluss (21) an eine Bitleitung (11; 12) des Paares (10) von Bitleitungen (11, 12) angeschlossen sind.
Halbleiterspeicher nach Anspruch 11, dadurch gekennzeichnet, dass ein erster Kontaktanschluss (21a) eines Paares (42a) von ersten Speicherzellen (2a), deren Auswahltransistoren (3) mit der ersten Bitleitung (11) des Paares (10) von Bitleitungen (11, 12) verbindet und dass ein erster Kontaktanschluss (21b) eines Paars (42b) von zweiten Speicherzellen (2b) deren Auswahltransistoren (3) mit der zweiten Bitleitung (12) des Paares (10) von Bitleitungen (11, 12) verbindet.
Halbleiterspeicher nach Anspruch 11 oder 12, dadurch gekennzeichnet, dass die Anzahl von ersten Speicherzellen (2a), deren Auswahltransistoren (3) an die erste Bitleitung (11) des Paares (10) von Bitleitungen angeschlossen sind, genauso groß ist wie die An zahl von zweiten Speicherzellen (2b), deren Auswahltransistoren (3) an die zweite Bitleitung (12) des Paares (10) von Bitleitungen (11, 12) angeschlossen sind.
Halbleiterspeicher nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass die Speicherkondensatoren (4) der Speicherzellen (2; 2a, 2b) Stapelkondensatoren sind.
Halbleiterspeicher nach Anspruch 14, dadurch gekennzeichnet, dass die Stapelkondensatoren in einer Höhe zwischen einer Oberfläche (9a) des Halbleitersubstrats (9) und den Bitleitungen (11, 12) angeordnet sind.
Halbleiterspeicher nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, dass bei jeder Speicherzelle (2) die erste Kondensatorelektrode (13) des Speicherkondensators (4) näher an der Oberfläche (9a) des Halbleitersubstrats (9) angeordnet ist als die zweite Kondensatorelektrode (15) und durch eine Kontaktlochfüllung (16) mit dem zweiten Source/Drain-Gebiet (7) des jeweiligen Auswahltransistors (3) verbunden ist, die denselben Bereich des Halbleitersubstrats (9) überdeckt wie der zweite Kontaktanschluss (22).
Halbleiterspeicher nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, dass die erste (11) und die zweite Bitleitung (12), die an denselben Leseverstärker (30) angeschlossen sind, zueinander komplementäre Bitleitungen sind.
Halbleiterspeicher nach einem der Ansprüche 1 bis 17, dadurch gekennzeichnet, dass die Auswahltransistoren (3) der Speicherzellen (2; 2a, 2b) Feldeffekttransistoren sind.
Halbleiterspeicher nach einem der Ansprüche 1 bis 18, dadurch gekennzeichnet, dass der Halbleiterspeicher (1) ein flüchtiger Schreib-Lese-Speicher ist.
Verfahren zum Betreiben eines Halbleiterspeichers (1) nach einem der Ansprüche 1 bis 19, wobei der Auswahltransistor (3) der Speicherzelle (2) geöffnet und in dem Leseverstärker (30) eine Potentialdifferenz zwischen Potentialen der beiden Bitleitungen (11, 12) des Paares (10) von Bitleitungen (11, 12), die an den Leseverstärker (30) angeschlossen sind, verstärkt wird, wobei die erste Kondensatorelektrode (13) des Speicherkondensators (4) der Speicherzelle (2) über eine an einen ersten Anschluss (31) des Leseverstärkers (30) angeschlossene Bitleitung (11) des Paares (10) von Bitleitungen (11, 12) und über den ersten Kontaktanschluss (21) mit einem ersten Potential (+Vblh, –Vblh) vorgespannt und die zweite Kondensatorelektrode (15) des Speicherkondensators (4) über eine an einem zweiten Anschluss (32) des Leseverstärkers (30) angeschlossene Bitleitung (12) des Paares (10) von Bitleitungen (11, 12) und über den zweiten Kontaktanschluss (22) mit einem zweiten Potential (–Vblh, +Vblh) vorgespannt wird.
Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass das erste Potential (+Vblh; –Vblh) und das zweite Potential (–Vblh; +Vblh), mit denen die beiden Kondensatorelektroden (13, 15) des Speicherkondensators (4) der Speicherzelle (2) vorgespannt werden, gegenüber einem Neutralpotential (V0) ei ne Potentialdifferenz gleich großen Betrages, aber entgegengesetzten Vorzeichens besitzen.
Verfahren nach Anspruch 20 oder 21, dadurch gekennzeichnet, dass vor einem Wiederauffrischen eines Speicherinhalts einer Speicherzelle (2) beide Bitleitungen (11, 12), an die die Speicherzelle (2) über den ersten (21) und den zweiten Kontaktanschluss (22) angeschlossen ist, mit einem Precharge-Potential (Vbleq) vorgespannt werden, dass eine halb so große Potentialdifferenz zu dem Neutralpotential (V0) besitzt wie das erste Potential (+Vblh; –Vblh).