JPH05182458A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH05182458A
JPH05182458A JP3344700A JP34470091A JPH05182458A JP H05182458 A JPH05182458 A JP H05182458A JP 3344700 A JP3344700 A JP 3344700A JP 34470091 A JP34470091 A JP 34470091A JP H05182458 A JPH05182458 A JP H05182458A
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Japan
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bit line
semiconductor memory
memory device
sense amplifier
controlled
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JP3344700A
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Satoru Takase
覚 高瀬
Toru Furuyama
透 古山
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Toshiba Corp
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Toshiba Corp
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Abstract

(57)【要約】 【目的】ＤＲＡＭセルから情報を読み出す際のセンスア
ンプの入力となるビット線対間の電位差をより大きく
し、センスアンプのセンスマージンを大きくする。 【構成】１トランジスタＱ・１キャパシタＱ型のダイナ
ミック型メモリセルＭＣが行列状に配置されたメモリセ
ルアレイの相補的なビット線対ＢＬ、ＢＢＬに対応して
設けられ、各メモリセルのキャパシタの各他端に共通に
接続されたキャパシタ共通配線ＣＰＬと、キャパシタ共
通配線とビット線対との間に各対応して接続されたスイ
ッチゲート用の第１のトランスファゲートＴ０、Ｔ１
と、ビット線対と第１のトランスファゲートとの各接続
ノードに対応して入力ノード対が接続されたセンスアン
プ回路ＳＡと、センスアンプ回路の入力ノード対とビッ
ト線対との間に各対応して接続されたスイッチゲート用
の第２のトランスファゲートＢＬＧ、ＢＢＬＧとを具備
することを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特に１個のトランスファゲート用ＭＯＳトランジス
タと１個の情報記憶用キャパシタとからなるダイナミッ
ク型メモリセルのアレイを有するダイナミック型ランダ
ムアクセスメモリ（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】図３は、現在実用化されているＤＲＡＭ
セルの等価回路を示している。このＤＲＡＭセルは、ワ
ード線ＷＬおよびビット線ＢＬに接続されるトランスフ
ァゲート用の１個のＭＯＳ（絶縁ゲート型）トランジス
タＱと、これに接続される情報記憶用の１個のキャパシ
タＣとで構成されている。
【０００３】上記キャパシタＣに記憶された情報を読み
出す場合、このキャパシタＣに蓄えられた電荷のうち、
前記トランジスタＱに接続された側のキャパシタ電極の
電荷がビット線ＢＬに電位変化を与える。そして、上記
電荷が移動した後の上記ビット線ＢＬの電位と、上記ビ
ット線と対をなす他方のビット線（図示せず）の電位と
の差をビット線センスアンプ（図示せず）でセンス増幅
している。この際、キャパシタＣに蓄えられた電荷のう
ち、前記トランジスタＱに接続されたキャパシタ電極と
は反対側のキャパシタ電極の電荷は、他方のビット線の
電位変化に対して直接には寄与していない。
【０００４】一方、ビット線センスアンプにより信号を
センス増幅する際、このセンスアンプの入力となるビッ
ト線対間の電位差が大きい方が情報の読み誤りの危険性
を少なくすることが可能になる。
【０００５】そこで、例えば、1991 VLSI Sympo. " Cel
l-Plate Line Connecting Complementary Bitline (C 3
) Architecture for Battery Operating DRAMs " Miki
o ASAKURA et al.には、ＤＲＡＭセルから情報を読み出
す際のビット線の電位変化を大きくするために、セルキ
ャパシタのトランスファゲート用トランジスタに接続さ
れた一端側のキャパシタ電極とは反対側（他端側）のキ
ャパシタ電極の電荷を利用するＤＲＡＭが開示されてい
る。
【０００６】このＤＲＡＭは、図４に示すように、メモ
リセルアレイの同一カラムのメモリセルＭＣの情報記憶
用キャパシタＣの他端側のキャパシタ電極が共通に接続
されているキャパシタ共通配線ＣＰＬを有し、この共通
配線ＣＰＬを上記カラムの相補的なビット線対の各一方
のビット線ＢＬまたはＢＢＬに選択的に接続し得るよう
に構成されている。ＤＲＡＭセルのデータを一方のビッ
ト線ＢＬに情報を読み出す際に、上記共通配線ＣＰＬを
他方のビット線ＢＢＬに接続することにより、一方のビ
ット線ＢＬの電位変化とは逆極性の方向に上記ビット線
ＢＢＬの電位を変化させることが可能になり、ビット線
センスアンプＳＡの入力となるビット線・キャパシタ共
通配線間の電位差を大きくしようとするものである。
【０００７】しかし、上記回路構成においては、共通配
線ＣＰＬが一方のビット線ＢＢＬに接続された状態で
は、ビット線ＢＢＬ自体の浮遊容量が共通配線ＣＰＬの
浮遊容量に加わる。この場合、ビット線容量Ｃb はＤＲ
ＡＭセルのキャパシタ容量Ｃsと比べて十分大きく、通
常は、キャパシタ共通配線容量Ｃp と同じオーダーかそ
れよりも大きいので、上記共通配線ＣＰＬの電位変化量
が必ずしも十分には得られない。
【０００８】
【発明が解決しようとする課題】本発明は、上記の事情
に鑑みてなされたもので、ＤＲＡＭセルから情報を読み
出す際のビット線センスアンプの信号入力量をより大き
くすることが可能になり、センスアンプのセンスマージ
ンを拡大でき、より集積度の高い半導体メモリセルを実
現し得る半導体記憶装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明の半導体記憶装置
は、１トランジスタ・１キャパシタ型のダイナミック型
メモリセルが行列状に配置されたメモリセルアレイと、
このメモリセルアレイのビット線をプリチャージするた
めに設けられたビット線プリチャージ回路と、前記メモ
リセルアレイの相補的なビット線対に対応して設けら
れ、上記ビット線対に接続されている各メモリセルのキ
ャパシタの各他端に共通に接続されたキャパシタ共通配
線と、上記キャパシタ共通配線をプリチャージするため
に設けられたキャパシタ共通配線プリチャージ回路と、
前記キャパシタ共通配線と前記ビット線対との間に各対
応して接続され、所定のタイミングでオン／オフ制御さ
れるスイッチゲート用の２個の第１のトランスファゲー
トと、前記ビット線対と前記２個の第１のトランスファ
ゲートとの各接続ノードに対応して２つの入力ノードが
接続されたセンスアンプ回路と、上記センスアンプ回路
の２つの入力ノードと前記ビット線対との間に各対応し
て接続され、所定のタイミングでオン／オフ制御される
スイッチゲート用の２個の第２のトランスファゲートと
を具備することを特徴とする。
【００１０】
【作用】選択されたＤＲＡＭセルから情報を読み出す際
に、相補的なビット線対の一方のビット線の容量に選択
セルのキャパシタの一端側の電荷が分配され、上記一方
のビット線に接続されているセンスアンプの一方の入力
ノードの電位が変化する。また、上記ビット線対の他方
のビット線に接続されている第２のトランスファゲート
をオフ状態に制御した後、上記第２のトランスファゲー
トとキャパシタ共通配線との間に接続されている第１の
トランスファゲートをオン状態に制御することによっ
て、上記セルキャパシタの他端側の電荷によりセンスア
ンプの他方の入力ノードの電位が前記一方の入力ノード
の電位変化方向とは逆方向に変化する。この後、センス
アンプの一対の入力ノード間の電位差がセンスアンプに
よりセンスされる。
【００１１】この際、上記第１のトランスファゲートを
オン状態に制御する前に、これに接続されている第２の
トランスファゲートをオフ状態に制御しているので、セ
ンスアンプよりメモリセル側を見たビット線浮遊容量が
小さくなっているので、センスアンプの信号入力量をよ
り大きくすることが可能になり、センスアンプのセンス
マージンが拡大する。
【００１２】
【実施例】以下、図面を参照して本発明の一実施例を詳
細に説明する。図１は、本発明のＤＲＡＭの一実施例に
おけるメモリセルアレイの一部を示している。
【００１３】このメモリセルアレイは、図３に示したよ
うな１トランジスタＱ・１キャパシタＣ型のＤＲＡＭセ
ルＭＣ…が行列状に配置されている。そして、同一行の
メモリセルのＭＯＳトランジスタＱの各ゲートに共通に
ワード線（代表的にＷＬ０、ＷＬ１、ＷＬ２、ＷＬ３、
…を示す）が接続されており、同一列のメモリセルのＭ
ＯＳトランジスタＱの各一端にビット線（代表的に相補
的なビット線対ＢＬ、ＢＢＬを示す）が共通に接続され
ている。この場合、上記メモリセルアレイは、フォール
デッド・ビット線構成を有する。
【００１４】１１は上記メモリセルアレイの相補的なビ
ット線対ＢＬ、ＢＢＬに接続されたビット線プリチャー
ジ・イコライズ回路である。ＢＬＥＱは上記ビット線プ
リチャージ・イコライズ回路１１をオン／オフ制御する
ビット線プリチャージ・イコライズ信号、ＶＢＬはビッ
ト線プリチャージ電位である。なお、上記ビット線プリ
チャージ・イコライズ回路１１のうち、イコライズ回路
部は省略されることもある。
【００１５】ＣＰＬは上記相補的なビット線対ＢＬ、Ｂ
ＢＬに対応して設けられ、上記ビット線対ＢＬ、ＢＢＬ
に接続されている各メモリセルのキャパシタＣの各他端
（プレート電極）に共通に接続されたキャパシタ共通配
線である。
【００１６】１２は上記キャパシタ共通配線ＣＰＬに接
続されたキャパシタ共通配線プリチャージ回路である。
ＣＰＰＲは上記キャパシタ共通配線プリチャージ回路１
２をオン／オフ制御するキャパシタ共通配線プリチャー
ジ信号、ＶＰＬはキャパシタ共通配線プリチャージ電位
である。
【００１７】Ｔ０およびＴ１は前記キャパシタ共通配線
ＣＰＬと前記ビット線対ＢＬ、ＢＢＬとの間に各対応し
て接続され、所定のタイミングでオン／オフ制御される
スイッチゲート用の第１のトランスファゲート（ＭＯＳ
トランジスタ）である。この第１のトランスファゲート
Ｔ０およびＴ１は、各対応してダミーワード線ＤＷＬ
０、ＤＷＬ１から与えられるダミーワード線選択信号に
より独立に制御される。
【００１８】ＳＡは前記ビット線対ＢＬ、ＢＢＬと前記
２個の第１のトランスファゲートＴ０およびＴ１の各接
続ノードに対応して２つの入力ノードが接続されたセン
スアンプ回路である。このセンスアンプ回路ＳＡは、本
例では、センス動作用のＮＭＯＳセンスアンプおよびリ
ストア動作用のＰＭＯＳセンスアンプからなり、一対の
入出力ノードを有するラッチ型アンプが用いられてい
る。／ＢＳＡＮは上記ＮＭＯＳセンスアンプの動作を制
御するための信号であり、活性レベルは“Ｌ”である。
ＳＡＰは上記ＰＭＯＳセンスアンプの動作を制御するた
めの信号であり、活性レベルは“Ｈ”である。
【００１９】ＢＬＧおよびＢＢＬＧは前記センスアンプ
回路ＳＡの２つの入力ノードと前記ビット線対ＢＬ、Ｂ
ＢＬとの間に各対応して接続され、所定のタイミングで
オン／オフ制御されるビット線スイッチゲート用の第２
のトランスファゲート（ＭＯＳトランジスタ）である。
この第２のトランスファゲートＢＬＧおよびＢＢＬＧ
は、各対応してビット線スイッチゲート制御信号ＢＳ
Ｇ、ＢＢＳＧにより独立に制御される。
【００２０】ＣＳはカラムデコーダ回路（図示せず）の
出力ＣＤにより制御されるカラム選択スイッチである。
ＤＱおよびＢＤＱは、上記各カラムのカラム選択スイッ
チＣＳとデータ入出力回路（図示せず）との間に接続さ
れ、読み出しデータや書込みデータの転送を行うための
相補的なデータ線である。上記データ線ＤＱおよびＢＤ
Ｑは、入出力兼用でもよいし、入力用、出力用に分けて
もよい。
【００２１】なお、前記ワード線ＷＬ０、ＷＬ１、ＷＬ
２、…およびダミーワード線ＤＷＬ０、ＤＷＬ１は、ワ
ード線駆動回路（図示せず）およびダミーワード線駆動
回路（図示せず）により駆動される。また、前記キャパ
シタ共通配線ＣＰＬは、メモリセルアレイの相補的なビ
ット線対ＢＬ、ＢＢＬ毎に独立に設けられており、上記
ビット線対よりも例えば下層の配線として形成されてい
る。
【００２２】図２は、図１のＤＲＡＭにおける例えばワ
ード線ＷＬ１選択時のメモリセルＭＣの読み出し動作お
よび書込み動作を説明するために各部の動作タイミング
の一例を示す電圧波形図である。
【００２３】時刻ｔ0 より前に、ビット線プリチャージ
・イコライズ回路１１およびキャパシタ共通配線プリチ
ャージ回路１２がそれぞれオン状態に制御され、ビット
線対ＢＬ、ＢＢＬおよびキャパシタ共通配線ＣＰＬが各
対応して電位ＶＢＬ、ＶＰＬにプリチャージされる（通
常、ＶＢＬ＝ＶＰＬに設定される）。また、第１のトラ
ンスファゲートＴ０、Ｔ１および第２のトランスファゲ
ートＢＬＧ、ＢＢＬＧはそれぞれオン状態に制御されて
いる。
【００２４】時刻ｔ0 に、ビット線プリチャージ・イコ
ライズ回路１１およびキャパシタ共通配線プリチャージ
回路１２がそれぞれオフ状態に制御される。この場合、
ビット線プリチャージ・イコライズ回路１１およびキャ
パシタ共通配線プリチャージ回路１２は、独立にオン／
オフ制御されるが、本例では、同じタイミングでオフ状
態に制御される場合を示している。
【００２５】時刻ｔ1 に、ワード線ＷＬ１を活性化する
と、これにより選択されるメモリセルＭＣのトランジス
タＱがオンになってキャパシタＣの記憶情報が一方のビ
ット線ＢＢＬに読み出され、このビット線ＢＢＬに第２
のトランスファゲートＢＢＬＧを介して接続されている
センスアンプＳＡの一方の入力ノードに電位変化が生じ
る。
【００２６】時刻ｔ2 に、上記第２のトランスファゲー
トＢＢＬＧがオフ状態に制御され、センスアンプＳＡの
一方の入力ノードから一方のビット線ＢＢＬが電気的に
切り離される。
【００２７】時刻ｔ3 に、他方のビット線ＢＬに接続さ
れている第２のトランスファゲートＢＬＧがオフ状態に
制御され、センスアンプＳＡの他方の入力ノードから上
記他方のビット線ＢＬが電気的に切り離される。これに
より、センスアンプ側よりメモリセル側を見たビット線
浮遊容量を小さくすることが可能になる。
【００２８】時刻ｔ4 に、ダミーワード線ＷＬ０を活性
化すると、上記他方のビット線ＢＬと前記キャパシタ共
通配線ＣＰＬとの間に接続されている第１のトランスフ
ァゲートＴ０がオン状態に制御される。これにより、前
記選択されたメモリセルＭＣのキャパシタＣの他端側の
電荷が上記第１のトランスファゲートＴ０を経て前記セ
ンスアンプＳＡの他方の入力ノードに伝達され、この他
方の入力ノードの電位が前記一方の入力ノードの電位変
化とは逆方向に変化する。
【００２９】時刻ｔ5 に、ダミーワード線ＷＬ０を非活
性状態にすると、センスアンプＳＡの他方の入力ノード
から上記キャパシタ共通配線ＣＰＬが電気的に切り離さ
れる。
【００３０】時刻ｔ6 に、センスアンプ制御信号／ＢＳ
ＡＮおよびＳＡＰをそれぞれ活性化させてセンスアンプ
ＳＡを動作させると、センスアンプＳＡは一対の入力ノ
ード間の電位差をセンス増幅する。これにより、センス
アンプＳＡの一対の出力ノード（入出力ノード）が相補
的な電位（電源電位ＶCC、接地電位０Ｖ）に確定する。
時刻ｔ7 に、キャパシタ共通配線プリチャージ回路１２
がオン状態に制御され、キャパシタ共通配線ＣＰＬが電
位ＶＰＬにプリチャージされて固定される。時刻ｔ8
に、前記選択されたメモリセル側の一方のビット線ＢＢ
Ｌに接続されている第２のトランスファゲートＢＢＬＧ
がオン状態に制御される。時刻ｔ9 に、他方のビット線
ＢＬに接続されている第２のトランスファゲートＢＬＧ
がオン状態に制御される。
【００３１】上記したように第２のトランスファゲート
ＢＢＬＧ、ＢＬＧがそれぞれオン状態に制御されること
により、前記センスアンプＳＡの出力データが前記選択
状態のメモリセルＭＣに再書込みされる。時刻ｔ10に前
記ワード線ＷＬ１を非活性状態にすると、メモリセルＭ
ＣのトランジスタＱがオフになってキャパシタＣの記憶
情報が確定する。時刻ｔ11にセンスアンプ制御信号／Ｂ
ＳＡＮおよびＳＡＰをそれぞれ非活性状態にしてセンス
アンプＳＡの動作を終了させる。
【００３２】時刻ｔ12に、ビット線プリチャージ・イコ
ライズ回路１１がオン状態に制御され、ビット線対Ｂ
Ｌ、ＢＢＬのプリチャージ・イコライズ動作が開始し、
ビット線対ＢＬ、ＢＢＬが電位ＶＢＬにプリチャージ・
イコライズされる。
【００３３】即ち、上記実施例のＤＲＡＭによれば、選
択されたＤＲＡＭセルから情報を読み出す際に、相補的
なビット線対の一方のビット線ＢＢＬの容量に選択セル
のキャパシタＣの一端側の電荷が分配され、上記一方の
ビット線ＢＢＬに接続されているセンスアンプＳＡの一
方の入力ノードの電位が変化する。この後、上記一方の
ビット線ＢＢＬに接続されている第２のトランスファゲ
ートＢＢＬＧがオフ状態に制御される。また、上記ビッ
ト線対の他方のビット線ＢＬに接続されている第２のト
ランスファゲートＢＬＧがオフ状態に制御された後、上
記第２のトランスファゲートＢＬＧとキャパシタ共通配
線ＣＰＬとの間に接続されている第１のトランスファゲ
ートＴ０がオン状態に制御されることによって、上記セ
ルキャパシタＣの他端側の電荷によりセンスアンプＳＡ
の他方の入力ノードの電位が前記一方の入力ノードの電
位変化方向とは逆方向に変化する。この後、センスアン
プＳＡの一対の入力ノード間の電位差がセンスアンプＳ
Ａによりセンスされる。
【００３４】この際、センスアンプＳＡのセンス動作の
開始前に前記第２のトランスファゲートＢＢＬＧ、ＢＬ
Ｇがオフ状態に制御されており、センスアンプＳＡより
メモリセル側を見たビット線浮遊容量が小さくなってい
るので、センスアンプＳＡの信号入力量をより大きくす
ることが可能になり、センスアンプＳＡのセンスマージ
ンが拡大する。
【００３５】また、センスアンプＳＡのセンス動作の開
始前にセンスアンプＳＡよりメモリセル側を見たビット
線浮遊容量が小さくなっているので、センスアンプＳＡ
のセンス動作の高速化が可能になる。
【００３６】また、センスアンプＳＡがビット線ＢＬ、
ＢＢＬを充放電するのはメモリセルＭＣのキャパシタＣ
へ再書込み（または書込み）する時のみであり、低消費
電力化が可能になる。
【００３７】なお、図２において、一点鎖線は各タイミ
ングの可変許容範囲の一例を示している。即ち、時刻ｔ
0 とｔ1 との前後関係、時刻ｔ1 とｔ2 との前後関係、
時刻ｔ3 とｔ4 との前後関係は満足させる必要がある
が、時刻ｔ0 、時刻ｔ1 、時刻ｔ2 に対する時刻ｔ3 の
関係は同一でもよく、あるいは、互いに前後してもよ
い。
【００３８】また、時刻ｔ2 における第２のトランスフ
ァゲートＢＢＬＧをオフ状態に制御する動作は省略して
もよい、つまり、センスアンプＳＡの一方の入力ノード
に一方のビット線ＢＢＬを接続したままの状態にしても
よい。
【００３９】また、時刻ｔ1 とｔ6 との前後関係、時刻
ｔ6 とｔ8 との前後関係、時刻ｔ6とｔ9 との前後関係
は満足させる必要があるが、時刻ｔ6 と時刻ｔ7 の関係
は、同一でもよく、あるいは、互いに前後してもよい。
また、時刻ｔ5 と時刻ｔ6 の関係は、同一でもよく、あ
るいは、互いに前後してもよい。また、時刻ｔ7 、時刻
ｔ8 、時刻ｔ9 の関係は、同一でもよく、あるいは、互
いに前後してもよい。
【００４０】また、時刻ｔ8 、ｔ9 とｔ10との前後関
係、時刻ｔ9 とｔ12との前後関係、時刻ｔ10とｔ11との
前後関係、時刻ｔ11とｔ12との前後関係は満足させる必
要があるが、時刻ｔ9 と時刻ｔ11の関係、時刻ｔ5 、ｔ
7 とｔ12の関係は、同一でもよく、あるいは、互いに前
後してもよい。
【００４１】なお、上記実施例において、書込み動作
は、前述したような再書込みのタイミングで、データ書
込み回路（図示せず）からデータ線ＤＱ、ＢＤＱを介し
てビット線ＢＬ、ＢＢＬに書込みデータを供給し、ビッ
ト線ＢＬ、ＢＢＬを相補的な電位（電源電位ＶCC、接地
電位０Ｖ）に設定すればよい。
【００４２】また、前記センスアンプＳＡとして、一対
の入力ノードが各対応して前記２つの接続ノードに接続
された差動型アンプを用い、そのセンス出力に基ずいて
データ書込み回路（図示せず）によりビット線ＢＬ、Ｂ
ＢＬに再書込み電位を設定するようにしてもよい。この
場合には、前記第２のトランスファゲートＢＬＧおよび
ＢＢＬＧを共通の制御信号によりオン／オフ制御するよ
うにしてもよい。
【００４３】また、前記第２のトランスファゲートＢＬ
ＧおよびＢＢＬＧよりセンスアンプＳＡの一対の入力ノ
ード間にビット線プリチャージ回路（図示せず）やビッ
ト線イコライズ回路（図示せず）を接続し、これを前記
ビット線プリチャージ信号ＢＬＥＱによりオン／オフ制
御するようにしてもよい。この場合には、前記ビット線
プリチャージ・イコライズ回路１１によるビット線プリ
チャージを省略してもよい。
【００４４】また、前記キャパシタ共通配線ＣＰＬは、
ビット線対より下層の配線に限らず、"A New Stacked C
apacitor DRAM Cell Characteraized by a Storage Cap
acitor on a Bit-line Structure" by S.Kimura et al.
IEDM 1988 pp.596-598に開示されているような技術を用
いて、ビット線対より上層の配線として形成してもよ
い。
【００４５】なお、本発明のＤＡＲＭは、シェアード・
センスアンプ方式を採用することも可能である。この場
合には、複数対のビット線と一対のトランスファゲート
が１つのセンスアンプを共有し、この一対のトランスフ
ァゲートの制御により複数対のビット線のうちの一対の
みを選択的にセンスアンプに接続するようにすればよ
い。
【００４６】
【発明の効果】上述したように本発明によれば、ＤＲＡ
Ｍセルから情報を読み出す際のビット線センスアンプの
信号入力量をより大きくすることが可能になり、センス
アンプのセンスマージンを拡大でき、信頼性の高い半導
体記憶装置を実現できる。
【００４７】また、セルアレイの大容量化に伴ってビッ
ト線当りのビット数を増やそうとした際に、セルキャパ
シタ容量の容量が小さくなり、ビット線容量／セルキャ
パシタ容量の比が大きくなったとしても、ＤＲＡＭセル
から情報を読み出す際のセンスアンプの信号入力量を従
来よりも大きくすることができるので、より集積度の高
いＤＲＡＭセルを実現でき、ビット単価を大幅に低減す
ることができる。従って、本発明によれば、磁気ディス
クなどの記憶媒体の代替として使用が可能になる低価
格、大容量のＤＲＡＭを実現するのに非常に有効であ
る。
【図面の簡単な説明】
【図１】本発明のＤＲＡＭの一実施例におけるメモリセ
ルアレイの一部を示す回路図。
【図２】図１のＤＲＡＭにおける動作を説明するために
各部の動作タイミングの一例を示す電圧波形図。
【図３】従来の１トランジスタ・１キャパシタ型のＤＲ
ＡＭセルを示す回路図。
【図４】従来のＤＲＡＭのメモリセルアレイの一部を示
す回路図。
【符号の説明】
ＭＣ…メモリセル、Ｑ…セルトランジスタ、Ｃ…セルキ
ャパシタ、ＢＬ、ＢＢＬ…ビット線対、ＷＬ０、ＷＬ
１、ＷＬ２、ＷＬ３…ワード線、ＣＰＬ…キャパシタ共
通配線、１１…ビット線プリチャージ・イコライズ回
路、１２…キャパシタ共通配線プリチャージ回路、ＳＡ
…センスアンプ、Ｔ０、Ｔ１…第１のトランスファゲー
ト、ＢＬＧ、ＢＢＬＧ…第２のトランスファゲート。

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 １個のトランスファゲート用ＭＯＳトラ
    ンジスタに１個の情報記憶用キャパシタの一端が接続さ
    れたダイナミック型メモリセルが行列状に配置されたメ
    モリセルアレイと、 上記メモリセルアレイの同一行のメモリセルのトランス
    ファゲート用ＭＯＳトランジスタの各ゲートに共通に接
    続されたワード線と、 上記メモリセルアレイの同一列のメモリセルのトランス
    ファゲート用ＭＯＳトランジスタの各一端に共通に接続
    されたビット線と、 上記ビット線を所定のタイミングでプリチャージするた
    めに設けられたビット線プリチャージ回路と、 前記メモリセルアレイの相補的なビット線対に対応して
    設けられ、上記ビット線対に接続されている各メモリセ
    ルのキャパシタの各他端に共通に接続されたキャパシタ
    共通配線と、 上記キャパシタ共通配線を所定のタイミングでプリチャ
    ージするために設けられたキャパシタ共通配線プリチャ
    ージ回路と、 前記キャパシタ共通配線と前記ビット線対との間に各対
    応して接続され、所定のタイミングでオン／オフ制御さ
    れるスイッチゲート用の２個の第１のトランスファゲー
    トと、 前記ビット線対と前記２個の第１のトランスファゲート
    との各接続ノードに対応して２つの入力ノードが接続さ
    れたセンスアンプ回路と、 上記センスアンプ回路の２つの入力ノードと前記ビット
    線対との間に各対応して接続され、所定のタイミングで
    オン／オフ制御されるスイッチゲート用の２個の第２の
    トランスファゲートとを具備することを特徴とする半導
    体記憶装置。
  2. 【請求項２】 請求項１記載の半導体記憶装置におい
    て、前記第２のトランスファゲートは、前記第１のトラ
    ンスファゲートとは独立に制御されることを特徴とする
    半導体記憶装置。
  3. 【請求項３】 請求項１または２記載の半導体記憶装置
    において、前記２個の第２のトランスファゲートは互い
    に独立に制御されることを特徴とする半導体記憶装置。
  4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
    半導体記憶装置において、前記ワード線により選択され
    たメモリセルから情報を読み出す前に、前記センスアン
    プの一方の入力ノードを前記ビット線対の一方のビット
    線に接続するように前記第２のトランスファゲートが制
    御され、前記センスアンプの他方の入力ノードを前記キ
    ャパシタ共通配線に接続するように前記第１のトランス
    ファゲートが制御されることを特徴とする半導体記憶装
    置。
  5. 【請求項５】 請求項４記載の半導体記憶装置におい
    て、前記第２のトランスファゲートは、メモリセルから
    情報を読み出す時に前記センスアンプ回路がセンス動作
    する間はオフ状態に制御されることを特徴とする半導体
    記憶装置。
  6. 【請求項６】 請求項４記載の半導体記憶装置におい
    て、前記第１のトランスファゲートは、メモリセルから
    情報を読み出す時に前記センスアンプ回路がセンス動作
    する間はオフ状態に制御されることを特徴とする半導体
    記憶装置。
  7. 【請求項７】 請求項４記載の半導体記憶装置におい
    て、前記ワード線により選択されたメモリセルから情報
    を読み出す前に、上記メモリセルが接続されている一方
    のビット線に対して相補的な他方のビット線に接続され
    ている第２のトランスファゲートがオフ状態に制御さ
    れ、この後、上記第２のトランスファゲートに接続され
    ている前記第１のトランスファゲートがオン状態に制御
    されることを特徴とする半導体記憶装置。
  8. 【請求項８】 請求項１乃至３のいずれか１項に記載の
    半導体記憶装置において、 前記センスアンプ回路は、一対の入出力ノードを有する
    ラッチ型アンプであり、 前記ワード線により選択され
    たメモリセルに情報を書き込む前に、前記センスアンプ
    の一方の入出力ノードを前記ビット線対の一方のビット
    線に接続するように前記第２のトランスファゲートが制
    御され、前記センスアンプの他方の入出力ノードを前記
    キャパシタ共通配線に接続するように前記第１のトラン
    スファゲートが制御されることを特徴とする半導体記憶
    装置。
  9. 【請求項９】 請求項８記載の半導体記憶装置におい
    て、前記キャパシタ共通配線プリチャージ回路は、前記
    メモリセルに情報を書き込む前にオン状態に制御されて
    前記キャパシタ共通配線の電位を固定することを特徴と
    する半導体記憶装置。
  10. 【請求項１０】 請求項１乃至３のいずれか１項に記載
    の半導体記憶装置において、 前記センスアンプ回路は、差動型アンプであり、 このセンスアンプ回路のセンス出力に基ずいて前記ビッ
    ト線に再書込み電位を設定するデータ書込み回路をさら
    に具備することを特徴とする半導体記憶装置。
  11. 【請求項１１】 請求項１０記載の半導体記憶装置にお
    いて、前記第１のトランスファゲートおよび第２のトラ
    ンスファゲートは、前記メモリセルに情報を書き込む前
    に共通の制御信号により制御されることを特徴とする半
    導体記憶装置。
  12. 【請求項１２】 請求項１記載の半導体記憶装置におい
    て、前記ビット線プリチャージ回路がビット線をプリチ
    ャージするプリチャージ電位と前記キャパシタ共通配線
    プリチャージ回路がキャパシタ共通配線をプリチャージ
    するプリチャージ電位とは等しいことを特徴とする半導
    体記憶装置。
  13. 【請求項１３】 請求項１または１２記載の半導体記憶
    装置において、前記ビット線プリチャージ回路およびキ
    ャパシタ共通配線プリチャージ回路は、独立にオン／オ
    フ制御されることを特徴とする半導体記憶装置。
  14. 【請求項１４】 請求項１３記載の半導体記憶装置にお
    いて、前記ビット線プリチャージ回路およびキャパシタ
    共通配線プリチャージ回路は、メモリセルの読み出し時
    には同じタイミングで同じオン／オフ状態に制御される
    ことを特徴とする半導体記憶装置。
  15. 【請求項１５】 請求項１に記載の半導体記憶装置にお
    いて、前記キャパシタ共通配線は、対応するビット線対
    より下層の配線あるいは上層の配線として形成されてい
    ることを特徴とする半導体記憶装置。
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