JP2003242773A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2003242773A
JP2003242773A JP2002036297A JP2002036297A JP2003242773A JP 2003242773 A JP2003242773 A JP 2003242773A JP 2002036297 A JP2002036297 A JP 2002036297A JP 2002036297 A JP2002036297 A JP 2002036297A JP 2003242773 A JP2003242773 A JP 2003242773A
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cell array
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word line
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JP2002036297A
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Hiroyuki Sadakata
博之 貞方
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 開放ビット線構造を持つ半導体記憶装置にお
ける従来のダミーアレイをデータ記憶に活用し、以て利
用可能なメモリ容量を増大させる。 【解決手段】 データ蓄積キャパシタ３と、Ａポートア
クセストランジスタ４ａと、Ｂポートアクセストランジ
スタ４ｂとで構成された２Ｔｒ１Ｃ型セルをマトリック
ス状に配置してなる端部メモリセルアレイ２０の外側に
ビット線折り返し型センスアンプ回路３３を設け、セル
選択のためのワード線を対応するトランジスタ４ａ，４
ｂのゲートに接続する。Ａポートアクセストランジスタ
４ａのドレインはビット線開放型センスアンプ回路３２
のいずれかのビット線に、Ｂポートアクセストランジス
タ４ｂのドレインはビット線折り返し型センスアンプ回
路３３のビット線対のうちのいずれかのビット線にそれ
ぞれ接続する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置、
特にＤＲＡＭ（dynamic random access memory）に関す
るものである。
【０００２】
【従来の技術】米国特許５，９２３，５９３号に２ポー
トＤＲＡＭセルが開示されている。同特許の開示によれ
ば、１個のＤＲＡＭセルは、２個のアクセストランジス
タと１個のデータ蓄積キャパシタとで構成された２トラ
ンジスタ・１キャパシタ（２Ｔｒ１Ｃ）型のセルであ
る。このＤＲＡＭセル中のデータ蓄積キャパシタにアク
セスするための２ポートをＡポート及びＢポートと呼ぶ
ことにすると、前記２個のアクセストランジスタはそれ
ぞれＡポートアクセストランジスタ、Ｂポートアクセス
トランジスタと呼ばれる。Ａポートアクセストランジス
タは、データ蓄積キャパシタの一方の電極に接続された
ソースと、Ａポートワード線に接続されたゲートと、Ａ
ポートビット線に接続されたドレインとを有する。Ｂポ
ートアクセストランジスタは、データ蓄積キャパシタの
同じ電極に接続されたソースと、Ｂポートワード線に接
続されたゲートと、Ｂポートビット線に接続されたドレ
インとを有する。データ蓄積キャパシタの他方の電極
は、一定の電源電圧に接続されている。このセル構造に
よれば、ＡポートとＢポートとを利用した高速オーバー
ラップアクセスが可能になる。例えば、Ａポートビット
線のプリチャージを行っている間にＢポートを介したデ
ータ読み出し及びデータ書き込みを行うことが可能であ
る。
【０００３】上記米国特許には、第１、第２及び第３の
メモリセルアレイを備えた半導体記憶装置も開示されて
いる。各メモリセルアレイは、各々上記構造を有する複
数のＤＲＡＭセルを備えた２Ｔｒ１Ｃ型のメモリセルア
レイである。第１のメモリセルアレイと、これに隣接す
る第２のメモリセルアレイとの間にはＡポートセンスア
ンプ回路が、第２のメモリセルアレイと、これに隣接す
る第３のメモリセルアレイとの間にはＢポートセンスア
ンプ回路がそれぞれ配置される。Ａポートセンスアンプ
回路は、第１のメモリセルアレイのＡポートビット線群
と、これと対をなす第２のメモリセルアレイのＡポート
ビット線群とに結合される。第１のメモリセルアレイと
第２のメモリセルアレイとが同時に読み出しアクセスさ
れることはないので、Ａポートセンスアンプ回路は、第
１又は第２のメモリセルアレイのＡポートビット線上に
現れたデータ信号を誤りなく差動増幅することができ
る。一方、Ｂポートセンスアンプ回路は、第２のメモリ
セルアレイのＢポートビット線群と、これと対をなす第
３のメモリセルアレイのＢポートビット線群とに結合さ
れる。つまり、この半導体記憶装置では、いわゆる開放
ビット線構造（open bitline architecture）を採用し
ている。Ａポートセンスアンプ回路及びＢポートセンス
アンプ回路は、いずれもビット線開放型のセンスアンプ
回路である。
【０００４】さて、上記第２のメモリセルアレイの記憶
データは、第１のメモリセルアレイ側のＡポートセンス
アンプ回路を介して、また第３のメモリセルアレイ側の
Ｂポートセンスアンプ回路を介してそれぞれ読み出すこ
とができる。ところが、一方の端に位置する第１のメモ
リセルアレイではＢポートが、他方の端に位置する第３
のメモリセルアレイではＡポートがそれぞれアクセス不
能である。そこで、上記米国特許では、例えば第１のメ
モリセルアレイの外側にビット線開放型のＢポートセン
スアンプ回路を、更にその外側にダミーアレイをそれぞ
れ設けることとしている。これにより、第１のメモリセ
ルアレイのＢポートはアクセス可能になる。ただし、ダ
ミーアレイはアクセス不能である。
【０００５】
【発明が解決しようとする課題】上記従来の半導体記憶
装置におけるダミーアレイは、これに隣接するメモリセ
ルアレイのビット線群に対して単にリファレンス用ビッ
ト線群を提供するのみであった。つまり、端部に位置す
るダミーアレイは、本来のメモリセルアレイと同様に複
数の２ポートＤＲＡＭセルを備えた２Ｔｒ１Ｃ型のアレ
イであるにもかかわらず、いずれのポートもアクセス不
能であり、ここに無駄があった。
【０００６】本発明の目的は、開放ビット線構造を持つ
半導体記憶装置における従来のダミーアレイをデータ記
憶に活用し、以て利用可能なメモリ容量を増大させるこ
とにある。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明に係る第１の半導体記憶装置は、従来のダミ
ーアレイを開放ビット線構造と折り返しビット線構造
（folded bitline architecture）とが混在したアレイ
に変更したものである。つまり、２Ｔｒ１Ｃ型の従来の
ダミーアレイの外側にビット線折り返し型のセンスアン
プ回路を設け、更にワード線群を配することで、これを
端部メモリセルアレイとして活用できるようにしたもの
である。
【０００８】具体的に説明すると、本発明に係る第１の
半導体記憶装置は、第１のメモリセル群を有する第１の
メモリセルアレイと、該第１のメモリセルアレイ中へ延
びる第１のワード線群と、第２のメモリセル群を有しか
つ第１のメモリセルアレイに隣接するように配置された
第２のメモリセルアレイと、該第２のメモリセルアレイ
中へ延びる第２のワード線群と、第１のメモリセルアレ
イと第２のメモリセルアレイとの間に配置された第１の
センスアンプ回路と、第２のメモリセルアレイに対して
第１のセンスアンプ回路とは反対側に配置された第２の
センスアンプ回路とを備えたものである。第１のセンス
アンプ回路は、第１のメモリセルアレイ中へ延びる第１
のビット線群と、該第１のビット線群とそれぞれ対をな
しかつ第２のメモリセルアレイ中へ延びる第２のビット
線群とに結合されたビット線開放型センスアンプ回路で
ある。第２のセンスアンプ回路は、第２のメモリセルア
レイ中へ延びる第３のビット線群と、該第３のビット線
群とそれぞれ対をなしかつ第２のメモリセルアレイ中へ
延びる第４のビット線群とに結合されたビット線折り返
し型センスアンプ回路である。第１のメモリセル群の各
メモリセルは、第１のビット線群のうちのいずれかのビ
ット線に接続されたドレインと第１のワード線群のうち
のいずれかのワード線に接続されたゲートとを有する第
１のトランジスタと、該第１のトランジスタのソースに
接続されたソースと第１のワード線群のうちのいずれか
のワード線に接続されたゲートとを有する第２のトラン
ジスタと、２電極のうちの一方の電極が第１及び第２の
トランジスタの各々のソースに接続された第１のデータ
蓄積キャパシタとを備えた２Ｔｒ１Ｃ型セルである。第
２のメモリセル群の各メモリセルは、第２のビット線群
のうちのいずれかのビット線に接続されたドレインと第
２のワード線群のうちのいずれかのワード線に接続され
たゲートとを有する第３のトランジスタと、第３又は第
４のビット線群のうちのいずれかのビット線に接続され
たドレインと第３のトランジスタのソースに接続された
ソースと第２のワード線群のうちのいずれかのワード線
に接続されたゲートとを有する第４のトランジスタと、
２電極のうちの一方の電極が第３及び第４のトランジス
タの各々のソースに接続された第２のデータ蓄積キャパ
シタとを備えた２Ｔｒ１Ｃ型セルである。
【０００９】また、本発明に係る第２の半導体記憶装置
は、従来のダミーアレイ中の２Ｔｒ１Ｃ型セルをそれぞ
れ２個の１Ｔｒ１Ｃ型セル（各々１個のアクセストラン
ジスタと１個のデータ蓄積キャパシタとで構成され
る。）に置き換え、かつ当該ダミーアレイを開放ビット
線構造と折り返しビット線構造とが混在したアレイに変
更し、更にワード線群を配することで、これを端部メモ
リセルアレイとして活用できるようにしたものである。
【００１０】具体的に説明すると、本発明に係る第２の
半導体記憶装置は、第１のメモリセル群を有する第１の
メモリセルアレイと、該第１のメモリセルアレイ中へ延
びる第１のワード線群と、第２のメモリセル群と第３の
メモリセル群とを有しかつ第１のメモリセルアレイに隣
接するように配置された第２のメモリセルアレイと、該
第２のメモリセルアレイ中へ延びる第２のワード線群
と、第１のメモリセルアレイと第２のメモリセルアレイ
との間に配置された第１のセンスアンプ回路と、第２の
メモリセルアレイに対して第１のセンスアンプ回路とは
反対側に配置された第２のセンスアンプ回路とを備えた
ものである。第１のセンスアンプ回路は、第１のメモリ
セルアレイ中へ延びる第１のビット線群と、該第１のビ
ット線群とそれぞれ対をなしかつ第２のメモリセルアレ
イ中へ延びる第２のビット線群とに結合されたビット線
開放型センスアンプ回路である。第２のセンスアンプ回
路は、第２のメモリセルアレイ中へ延びる第３のビット
線群と、該第３のビット線群とそれぞれ対をなしかつ第
２のメモリセルアレイ中へ延びる第４のビット線群とに
結合されたビット線折り返し型センスアンプ回路であ
る。第１のメモリセル群の各メモリセルは、第１のビッ
ト線群のうちのいずれかのビット線に接続されたドレイ
ンと第１のワード線群のうちのいずれかのワード線に接
続されたゲートとを有する第１のトランジスタと、該第
１のトランジスタのソースに接続されたソースと第１の
ワード線群のうちのいずれかのワード線に接続されたゲ
ートとを有する第２のトランジスタと、２電極のうちの
一方の電極が第１及び第２のトランジスタの各々のソー
スに接続された第１のデータ蓄積キャパシタとを備えた
２Ｔｒ１Ｃ型セルである。第２のメモリセル群の各メモ
リセルは、第２のビット線群のうちのいずれかのビット
線に接続されたドレインと第２のワード線群のうちのい
ずれかのワード線に接続されたゲートとを有する第３の
トランジスタと、２電極のうちの一方の電極が第３のト
ランジスタのソースに接続された第２のデータ蓄積キャ
パシタとを備えた１Ｔｒ１Ｃ型セルである。第３のメモ
リセル群の各メモリセルは、第３又は第４のビット線群
のうちのいずれかのビット線に接続されたドレインと第
２のワード線群のうちのいずれかのワード線に接続され
たゲートとを有する第４のトランジスタと、２電極のう
ちの一方の電極が第４のトランジスタのソースに接続さ
れた第３のデータ蓄積キャパシタとを備えた１Ｔｒ１Ｃ
型セルである。
【００１１】上記第１又は第２の半導体記憶装置におい
て、第３のビット線群のうちの１本のビット線と、該１
本のビット線と対をなす第４のビット線群のうちの１本
のビット線とを、第２のビット線群のうちのいずれかの
ビット線を挟み込むように第２のメモリセルアレイ中に
配置すれば、第２のビット線群と、第３及び第４のビッ
ト線群との間の干渉を防止することができる。
【００１２】また、上記第１又は第２の半導体記憶装置
において、第２のワード線群のうち第３のトランジスタ
のゲートに接続されたワード線を非選択状態に保持すれ
ば、第１のメモリセルアレイから常に独立して第２のメ
モリセルアレイをアクセスすることができる。したがっ
て、前者をメインメモリとして、後者をキャッシュメモ
リとしてそれぞれ利用する場合に適している。
【００１３】更に、本発明に係る第３の半導体記憶装置
は、２Ｔｒ１Ｃ型の従来のダミーアレイ中の、ビット線
開放型センスアンプ回路に接続されたポートにワード線
群を配することで、これを端部メモリセルアレイとして
活用できるようにしたものである。
【００１４】具体的に説明すると、本発明に係る第３の
半導体記憶装置は、第１のメモリセル群を有する第１の
メモリセルアレイと、該第１のメモリセルアレイ中へ延
びる第１のワード線群と、第２のメモリセル群を有しか
つ第１のメモリセルアレイに隣接するように配置された
第２のメモリセルアレイと、該第２のメモリセルアレイ
中へ延びる第２のワード線群と、第１のメモリセルアレ
イと第２のメモリセルアレイとの間に配置されたセンス
アンプ回路とを備えたものである。第１のメモリセルア
レイと第２のメモリセルアレイとの間に配置されたセン
スアンプ回路は、第１のメモリセルアレイ中へ延びる第
１のビット線群と、該第１のビット線群とそれぞれ対を
なしかつ第２のメモリセルアレイ中へ延びる第２のビッ
ト線群とに結合されたビット線開放型センスアンプ回路
である。第１のメモリセル群の各メモリセルは、第１の
ビット線群のうちのいずれかのビット線に接続されたド
レインと第１のワード線群のうちのいずれかのワード線
に接続されたゲートとを有する第１のトランジスタと、
該第１のトランジスタのソースに接続されたソースと第
１のワード線群のうちのいずれかのワード線に接続され
たゲートとを有する第２のトランジスタと、２電極のう
ちの一方の電極が第１及び第２のトランジスタの各々の
ソースに接続された第１のデータ蓄積キャパシタとを備
えた２Ｔｒ１Ｃ型セルである。第２のメモリセル群の各
メモリセルは、第２のビット線群のうちのいずれかのビ
ット線に接続されたドレインと第２のワード線群のうち
のいずれかのワード線に接続されたゲートとを有する第
３のトランジスタと、２電極のうちの一方の電極が第３
のトランジスタの各々のソースに接続された第２のデー
タ蓄積キャパシタとを少なくとも備えたメモリセルであ
る。
【００１５】上記第３の半導体記憶装置において、固定
電圧に接続されたドレインと第３のトランジスタのソー
スに接続されたソースと第２のワード線群のうちのいず
れかのワード線に接続されたゲートとを有する第４のト
ランジスタを第２のメモリセル群の各メモリセルが更に
備え、第２のワード線群のうち第４のトランジスタのゲ
ートに接続されたワード線を非選択状態に保持すること
としてもよい。これにより、２Ｔｒ１Ｃ型の従来のダミ
ーアレイ中の不使用ポートが定常的に不活性化されるこ
ととなる。
【００１６】
【発明の実施の形態】図１は、本発明に係る半導体記憶
装置（ＤＲＡＭ）の構成例を示している。図１のＤＲＡ
Ｍは、２Ｔｒ１Ｃメモリセルアレイ１０と、これに隣接
する端部メモリセルアレイ２０とを備えている。２Ｔｒ
１Ｃメモリセルアレイ１０と不図示の２Ｔｒ１Ｃメモリ
セルアレイとの間には第１のビット線開放型センスアン
プ回路３１が、２Ｔｒ１Ｃメモリセルアレイ１０と端部
メモリセルアレイ２０との間には第２のビット線開放型
センスアンプ回路３２が、端部メモリセルアレイ２０に
対して第２のビット線開放型センスアンプ回路３２の反
対側にはビット線折り返し型センスアンプ回路３３がそ
れぞれ配置されている。ｎを任意の整数とするとき、第
１のビット線開放型センスアンプ回路３１は、Ｂポート
ビット線群ＢＬｂ（ｎ−１）〜ＢＬｂ（ｎ＋２）と、こ
れらとそれぞれ対をなすＢポート相補ビット線群ＢＬＸ
ｂ（ｎ−１）〜ＢＬＸｂ（ｎ＋２）とに結合される。第
２のビット線開放型センスアンプ回路３２は、Ａポート
ビット線群ＢＬａ（ｎ−１）〜ＢＬａ（ｎ＋２）と、こ
れらとそれぞれ対をなすＡポート相補ビット線群ＢＬＸ
ａ（ｎ−１）〜ＢＬＸａ（ｎ＋２）とに結合される。ビ
ット線折り返し型センスアンプ回路３３は、端部ビット
線群ＢＬｃ（ｎ−１），ＢＬｃ（ｎ＋１）と、これらと
それぞれ対をなす端部相補ビット線群ＢＬＸｃ（ｎ−
１），ＢＬＸｃ（ｎ＋１）とに結合される。Ｂポート相
補ビット線群ＢＬＸｂ（ｎ−１）〜ＢＬＸｂ（ｎ＋２）
は前記不図示の２Ｔｒ１Ｃメモリセルアレイ中へ、Ｂポ
ートビット線群ＢＬｂ（ｎ−１）〜ＢＬｂ（ｎ＋２）及
びＡポートビット線群ＢＬａ（ｎ−１）〜ＢＬａ（ｎ＋
２）は２Ｔｒ１Ｃメモリセルアレイ１０中へ、Ａポート
相補ビット線群ＢＬＸａ（ｎ−１）〜ＢＬＸａ（ｎ＋
２）、端部ビット線群ＢＬｃ（ｎ−１），ＢＬｃ（ｎ＋
１）及び端部相補ビット線群ＢＬＸｃ（ｎ−１），ＢＬ
Ｘｃ（ｎ＋１）は端部メモリセルアレイ２０中へそれぞ
れ延びる。
【００１７】図２は、図１中の２Ｔｒ１Ｃメモリセルア
レイ１０の詳細構成例を示している。図２では説明の簡
略化のために４×４個のＤＲＡＭセルのみが示されてお
り、ｍを任意の整数とするとき、Ａポートワード線群Ｗ
Ｌａ（ｍ−１）〜ＷＬａ（ｍ＋２）及びＢポートワード
線群ＷＬｂ（ｍ−１）〜ＷＬｂ（ｍ＋２）が２Ｔｒ１Ｃ
メモリセルアレイ１０の中へ延びている。各ＤＲＡＭセ
ルは、データ蓄積キャパシタ１と、Ａポートアクセスト
ランジスタ２ａと、Ｂポートアクセストランジスタ２ｂ
とで構成されている。Ａポートアクセストランジスタ２
ａは、データ蓄積キャパシタ１の一方の電極に接続され
たソースと、Ａポートワード線群ＷＬａ（ｍ−１）〜Ｗ
Ｌａ（ｍ＋２）のうちのいずれかのワード線に接続され
たゲートと、Ａポートビット線群ＢＬａ（ｎ−１）〜Ｂ
Ｌａ（ｎ＋２）のうちのいずれかのビット線に接続され
たドレインとを有する。Ｂポートアクセストランジスタ
２ｂは、データ蓄積キャパシタ１の同じ電極に接続され
たソースと、Ｂポートワード線群ＷＬｂ（ｍ−１）〜Ｗ
Ｌｂ（ｍ＋２）のうちのいずれかのワード線に接続され
たゲートと、Ｂポートビット線群ＢＬｂ（ｎ−１）〜Ｂ
Ｌｂ（ｎ＋２）のうちのいずれかのビット線に接続され
たドレインとを有する。データ蓄積キャパシタ１の他方
の電極は、一定の電源電圧に接続されている。
【００１８】図２の構成によれば、Ａポートワード線群
ＷＬａ（ｍ−１）〜ＷＬａ（ｍ＋２）のうちのいずれか
のワード線を選択すれば、選択されたデータ蓄積キャパ
シタ１に記憶されたデータ信号が第２のビット線開放型
センスアンプ回路３２を介して読み出される。この際、
Ａポート相補ビット線群ＢＬＸａ（ｎ−１）〜ＢＬＸａ
（ｎ＋２）は、Ａポートビット線群ＢＬａ（ｎ−１）〜
ＢＬａ（ｎ＋２）に対するリファレンス電圧を第２のビ
ット線開放型センスアンプ回路３２に与える。また、Ｂ
ポートワード線群ＷＬｂ（ｍ−１）〜ＷＬｂ（ｍ＋２）
のうちのいずれかのワード線を選択すれば、選択された
データ蓄積キャパシタ１に記憶されたデータ信号が第１
のビット線開放型センスアンプ回路３１を介して読み出
される。この際、Ｂポート相補ビット線群ＢＬＸｂ（ｎ
−１）〜ＢＬＸｂ（ｎ＋２）は、Ｂポートビット線群Ｂ
Ｌｂ（ｎ−１）〜ＢＬｂ（ｎ＋２）に対するリファレン
ス電圧を第１のビット線開放型センスアンプ回路３１に
与える。なお、２Ｔｒ１Ｃメモリセルアレイ１０の書き
込みアクセス等については説明を省略する。
【００１９】図３は、図１中の端部メモリセルアレイ２
０の第１の詳細構成例を示している。図３では説明の簡
略化のために４×４個のＤＲＡＭセルのみが示されてお
り、ｋを任意の整数とするとき、Ａポートワード線群Ｗ
Ｌａ（ｋ−１）〜ＷＬａ（ｋ＋２）及びＢポートワード
線群ＷＬｂ（ｋ−１）〜ＷＬｂ（ｋ＋２）が端部メモリ
セルアレイ２０の中へ延びている。折り返しビット線対
をなす端部ビット線ＢＬｃ（ｎ−１）及び端部相補ビッ
ト線ＢＬＸｃ（ｎ−１）は１本のＡポート相補ビット線
ＢＬＸａ（ｎ−１）を挟み込むように、同様に折り返し
ビット線対をなす端部ビット線ＢＬｃ（ｎ＋１）及び端
部相補ビット線ＢＬＸｃ（ｎ＋１）は１本のＡポート相
補ビット線ＢＬＸａ（ｎ＋１）を挟み込むようにそれぞ
れ端部メモリセルアレイ２０中に配置されている。各Ｄ
ＲＡＭセルは、データ蓄積キャパシタ３と、Ａポートア
クセストランジスタ４ａと、Ｂポートアクセストランジ
スタ４ｂとで構成されている。Ａポートアクセストラン
ジスタ４ａは、データ蓄積キャパシタ３の一方の電極に
接続されたソースと、Ａポートワード線群ＷＬａ（ｋ−
１）〜ＷＬａ（ｋ＋２）のうちのいずれかのワード線に
接続されたゲートと、Ａポート相補ビット線群ＢＬＸａ
（ｎ−１）〜ＢＬＸａ（ｎ＋２）のうちのいずれかのビ
ット線に接続されたドレインとを有する。Ｂポートアク
セストランジスタ４ｂは、データ蓄積キャパシタ３の同
じ電極に接続されたソースと、Ｂポートワード線群ＷＬ
ｂ（ｋ−１）〜ＷＬｂ（ｋ＋２）のうちのいずれかのワ
ード線に接続されたゲートと、端部ビット線群ＢＬｃ
（ｎ−１），ＢＬｃ（ｎ＋１）及び端部相補ビット線群
ＢＬＸｃ（ｎ−１），ＢＬＸｃ（ｎ＋１）のうちのいず
れかのビット線に接続されたドレインとを有する。ただ
し、ワード線方向に並ぶＢポートアクセストランジスタ
４ｂのドレインにおけるビット線コンタクトは、１つお
きに外されている。データ蓄積キャパシタ３の他方の電
極は、一定の電源電圧に接続されている。
【００２０】図３の構成によれば、Ａポートワード線群
ＷＬａ（ｋ−１）〜ＷＬａ（ｋ＋２）のうちのいずれか
のワード線を選択すれば、選択されたデータ蓄積キャパ
シタ３に記憶されたデータ信号が第２のビット線開放型
センスアンプ回路３２を介して読み出される。この際、
Ａポートビット線群ＢＬａ（ｎ−１）〜ＢＬａ（ｎ＋
２）は、Ａポート相補ビット線群ＢＬＸａ（ｎ−１）〜
ＢＬＸａ（ｎ＋２）に対するリファレンス電圧を第２の
ビット線開放型センスアンプ回路３２に与える。また、
Ｂポートワード線群ＷＬｂ（ｋ−１）〜ＷＬｂ（ｋ＋
２）のうちのいずれかのワード線を選択すれば、選択さ
れたデータ蓄積キャパシタ３に記憶されたデータ信号が
ビット線折り返し型センスアンプ回路３３を介して読み
出される。この際、端部ビット線群ＢＬｃ（ｎ−１），
ＢＬｃ（ｎ＋１）がデータ信号の読み出しに用いられる
場合には端部相補ビット線群ＢＬＸｃ（ｎ−１），ＢＬ
Ｘｃ（ｎ＋１）が、端部相補ビット線群ＢＬＸｃ（ｎ−
１），ＢＬＸｃ（ｎ＋１）がデータ信号の読み出しに用
いられる場合には端部ビット線群ＢＬｃ（ｎ−１），Ｂ
Ｌｃ（ｎ＋１）がそれぞれリファレンス電圧をビット線
折り返し型センスアンプ回路３３に与える。ここで、ワ
ード線方向に並ぶＢポートアクセストランジスタ４ｂの
ドレインにおけるビット線コンタクトが１つおきに外さ
れているので、折り返しビット線対、例えば端部ビット
線ＢＬｃ（ｎ−１）と端部相補ビット線ＢＬＸｃ（ｎ−
１）に同時にデータ信号が読み出されることはない。な
お、端部メモリセルアレイ２０の書き込みアクセス等に
ついては説明を省略する。
【００２１】以上のとおり、図３の構成によれば、２Ｔ
ｒ１Ｃ型セルの特長である高速オーバーラップアクセス
を維持しつつ、従来はダミーアレイとしてアクセス不能
であった端部メモリセルアレイ２０をデータ記憶に活用
でき、利用可能なメモリ容量が増大する。２Ｔｒ１Ｃメ
モリセルアレイ１０と同じプロセスで端部メモリセルア
レイ２０を製造することができるので好都合である。し
かも、例えば端部ビット線ＢＬｃ（ｎ−１）及び端部相
補ビット線ＢＬＸｃ（ｎ−１）がＡポート相補ビット線
ＢＬＸａ（ｎ−１）を挟み込むように端部メモリセルア
レイ２０中に配置されているので、端部ビット線ＢＬｃ
（ｎ−１）及び端部相補ビット線ＢＬＸｃ（ｎ−１）と
Ａポート相補ビット線ＢＬＸａ（ｎ−１）との間のノイ
ズ伝播等の干渉を防止することができる。
【００２２】なお、図３中に破線で示すようにＡポート
ワード線群ＷＬａ（ｋ−１）〜ＷＬａ（ｋ＋２）を全て
非選択状態に保持すれば、２Ｔｒ１Ｃメモリセルアレイ
１０から常に独立して端部メモリセルアレイ２０をアク
セスすることができる。これは、端部メモリセルアレイ
２０を１Ｔｒ１Ｃ型セルで構成した場合に相当し、２Ｔ
ｒ１Ｃメモリセルアレイ１０をメインメモリとして、端
部メモリセルアレイ２０をキャッシュメモリとしてそれ
ぞれ利用する場合に適している。しかも、従来のダミー
アレイ中の２Ｔｒ１Ｃ型セルをそれぞれ２個の１Ｔｒ１
Ｃ型セルに置き換えた場合に比べて、データ蓄積キャパ
シタ３に２倍の容量値を確保できて好都合である。Ａポ
ートワード線群ＷＬａ（ｋ−１）〜ＷＬａ（ｋ＋２）に
代えてＢポートワード線群ＷＬｂ（ｋ−１）〜ＷＬｂ
（ｋ＋２）を全て非選択状態に保持することとしても、
メモリ容量の増大効果は得られる。
【００２３】図４は、図１中の端部メモリセルアレイ２
０の第２の詳細構成例を示している。これは、従来のダ
ミーアレイ中の２Ｔｒ１Ｃ型セルをそれぞれ２個の１Ｔ
ｒ１Ｃ型セルに置き換えたものである。図４では説明の
簡略化のために８×４個の１Ｔｒ１Ｃ型セルのみが示さ
れており、ワード線群ＷＬ（ｋ−２）〜ＷＬ（ｋ＋５）
が端部メモリセルアレイ２０の中へ延びている。折り返
しビット線対をなす端部ビット線ＢＬｃ（ｎ−１）及び
端部相補ビット線ＢＬＸｃ（ｎ−１）は１本のＡポート
相補ビット線ＢＬＸａ（ｎ−１）を挟み込むように、同
様に折り返しビット線対をなす端部ビット線ＢＬｃ（ｎ
＋１）及び端部相補ビット線ＢＬＸｃ（ｎ＋１）は１本
のＡポート相補ビット線ＢＬＸａ（ｎ＋１）を挟み込む
ようにそれぞれ端部メモリセルアレイ２０中に配置され
ている。従来のダミーアレイ中の２Ｔｒ１Ｃ型セルの各
々は、データ蓄積キャパシタ５と、アクセストランジス
タ６とで構成された第１の１Ｔｒ１Ｃ型セルと、データ
蓄積キャパシタ７と、アクセストランジスタ８とで構成
された第２の１Ｔｒ１Ｃ型セルとに置き換えられてい
る。第１の１Ｔｒ１Ｃ型セルを構成するアクセストラン
ジスタ６は、データ蓄積キャパシタ５の一方の電極に接
続されたソースと、ワード線群ＷＬ（ｋ−１），ＷＬ
（ｋ），ＷＬ（ｋ＋３），ＷＬ（ｋ＋４）のうちのいず
れかのワード線に接続されたゲートと、Ａポート相補ビ
ット線群ＢＬＸａ（ｎ−１）〜ＢＬＸａ（ｎ＋２）のう
ちのいずれかのビット線に接続されたドレインとを有す
る。第２の１Ｔｒ１Ｃ型セルを構成するアクセストラン
ジスタ８は、データ蓄積キャパシタ７の一方の電極に接
続されたソースと、ワード線群ＷＬ（ｋ−２），ＷＬ
（ｋ＋１），ＷＬ（ｋ＋２），ＷＬ（ｋ＋５）のうちの
いずれかのワード線に接続されたゲートと、端部ビット
線群ＢＬｃ（ｎ−１），ＢＬｃ（ｎ＋１）及び端部相補
ビット線群ＢＬＸｃ（ｎ−１），ＢＬＸｃ（ｎ＋１）の
うちのいずれかのビット線に接続されたドレインとを有
する。ただし、第２の１Ｔｒ１Ｃ型セル群を構成するよ
うにワード線方向に並ぶアクセストランジスタ８のドレ
インにおけるビット線コンタクトは、１つおきに外され
ている。データ蓄積キャパシタ５，７の他方の電極は、
一定の電源電圧に接続されている。
【００２４】図４の構成によれば、ワード線群ＷＬ（ｋ
−１），ＷＬ（ｋ），ＷＬ（ｋ＋３），ＷＬ（ｋ＋４）
のうちのいずれかのワード線を選択すれば、選択された
データ蓄積キャパシタ５に記憶されたデータ信号が第２
のビット線開放型センスアンプ回路３２を介して読み出
される。この際、Ａポートビット線群ＢＬａ（ｎ−１）
〜ＢＬａ（ｎ＋２）は、Ａポート相補ビット線群ＢＬＸ
ａ（ｎ−１）〜ＢＬＸａ（ｎ＋２）に対するリファレン
ス電圧を第２のビット線開放型センスアンプ回路３２に
与える。また、ワード線群ＷＬ（ｋ−２），ＷＬ（ｋ＋
１），ＷＬ（ｋ＋２），ＷＬ（ｋ＋５）のうちのいずれ
かのワード線を選択すれば、選択されたデータ蓄積キャ
パシタ７に記憶されたデータ信号がビット線折り返し型
センスアンプ回路３３を介して読み出される。この際、
端部ビット線群ＢＬｃ（ｎ−１），ＢＬｃ（ｎ＋１）が
データ信号の読み出しに用いられる場合には端部相補ビ
ット線群ＢＬＸｃ（ｎ−１），ＢＬＸｃ（ｎ＋１）が、
端部相補ビット線群ＢＬＸｃ（ｎ−１），ＢＬＸｃ（ｎ
＋１）がデータ信号の読み出しに用いられる場合には端
部ビット線群ＢＬｃ（ｎ−１），ＢＬｃ（ｎ＋１）がそ
れぞれリファレンス電圧をビット線折り返し型センスア
ンプ回路３３に与える。ここで、第２の１Ｔｒ１Ｃ型セ
ル群を構成するようにワード線方向に並ぶアクセストラ
ンジスタ８のドレインにおけるビット線コンタクトが１
つおきに外されているので、折り返しビット線対、例え
ば端部ビット線ＢＬｃ（ｎ−１）と端部相補ビット線Ｂ
ＬＸｃ（ｎ−１）に同時にデータ信号が読み出されるこ
とはない。なお、端部メモリセルアレイ２０の書き込み
アクセス等については説明を省略する。
【００２５】以上のとおり、図４の構成によれば、従来
はダミーアレイとしてアクセス不能であった端部メモリ
セルアレイ２０をデータ記憶に活用でき、利用可能なメ
モリ容量が増大する。しかも、例えば端部ビット線ＢＬ
ｃ（ｎ−１）及び端部相補ビット線ＢＬＸｃ（ｎ−１）
がＡポート相補ビット線ＢＬＸａ（ｎ−１）を挟み込む
ように端部メモリセルアレイ２０中に配置されているの
で、端部ビット線ＢＬｃ（ｎ−１）及び端部相補ビット
線ＢＬＸｃ（ｎ−１）とＡポート相補ビット線ＢＬＸａ
（ｎ−１）との間のノイズ伝播等の干渉を防止すること
ができる。
【００２６】なお、図４中に破線で示すようにワード線
群ＷＬ（ｋ−１），ＷＬ（ｋ），ＷＬ（ｋ＋３），ＷＬ
（ｋ＋４）を全て非選択状態に保持すれば、２Ｔｒ１Ｃ
メモリセルアレイ１０から常に独立して端部メモリセル
アレイ２０をアクセスすることができる。これは、２Ｔ
ｒ１Ｃメモリセルアレイ１０をメインメモリとして、端
部メモリセルアレイ２０をキャッシュメモリとしてそれ
ぞれ利用する場合に適している。ワード線群ＷＬ（ｋ−
１），ＷＬ（ｋ），ＷＬ（ｋ＋３），ＷＬ（ｋ＋４）に
代えてワード線群ＷＬ（ｋ−２），ＷＬ（ｋ＋１），Ｗ
Ｌ（ｋ＋２），ＷＬ（ｋ＋５）を全て非選択状態に保持
することとしても、メモリ容量の増大効果は得られる。
【００２７】図５は、図３の構成の変形例を示してい
る。これは、図３の端部メモリセルアレイ２０中の２Ｔ
ｒ１Ｃ型セルのＢポートを定常的に不活性化したもので
ある。具体的には、ビット線折り返し型センスアンプ回
路３３が除去されて、端部ビット線群ＢＬｃ（ｎ−
１），ＢＬｃ（ｎ＋１）及び端部相補ビット線群ＢＬＸ
ｃ（ｎ−１），ＢＬＸｃ（ｎ＋１）が全てビット線プリ
チャージ電圧ＶＢＰに固定される。また、Ｂポートワー
ド線群ＷＬｂ（ｋ−１）〜ＷＬｂ（ｋ＋２）が全て非選
択状態に保持される。Ｂポートアクセストランジスタ４
ｂのドレインにおけるビット線コンタクトは、敢えて外
さなくてもよい。
【００２８】図５の構成によれば、Ａポートワード線群
ＷＬａ（ｋ−１）〜ＷＬａ（ｋ＋２）のうちのいずれか
のワード線を選択すれば、選択されたデータ蓄積キャパ
シタ３に記憶されたデータ信号が第２のビット線開放型
センスアンプ回路３２を介して読み出される。したがっ
て、従来はダミーアレイとしてアクセス不能であった端
部メモリセルアレイ２０をデータ記憶に活用でき、利用
可能なメモリ容量が増大する。定常的に不活性化される
Ｂポートアクセストランジスタ４ｂはなくてもよいが、
このトランジスタ４ｂを設けると、２Ｔｒ１Ｃメモリセ
ルアレイ１０と同じレイアウトパターンを利用して端部
メモリセルアレイ２０を製造することができる。また、
従来のダミーアレイ中の２Ｔｒ１Ｃ型セルをそれぞれ２
個の１Ｔｒ１Ｃ型セルに置き換えた場合に比べて、デー
タ蓄積キャパシタ３に２倍の容量値を確保できて好都合
である。
【００２９】
【発明の効果】以上説明してきたとおり、本発明によれ
ば、開放ビット線構造を持つ半導体記憶装置における従
来のダミーアレイをデータ記憶に活用し、以て利用可能
なメモリ容量を増大させることができる。
【図面の簡単な説明】
【図１】本発明に係る半導体記憶装置の構成例を示すブ
ロック図である。
【図２】図１中の２Ｔｒ１Ｃメモリセルアレイの詳細構
成例を示す回路図である。
【図３】図１中の端部メモリセルアレイの第１の詳細構
成例を示す回路図である。
【図４】図１中の端部メモリセルアレイの第２の詳細構
成例を示す回路図である。
【図５】図３の構成の変形例を示す回路図である。
【符号の説明】
１ データ蓄積キャパシタ ２ａ Ａポートアクセストランジスタ ２ｂ Ｂポートアクセストランジスタ ３ データ蓄積キャパシタ ４ａ Ａポートアクセストランジスタ ４ｂ Ｂポートアクセストランジスタ ５，７ データ蓄積キャパシタ ６，８ アクセストランジスタ １０ ２Ｔｒ１Ｃメモリセルアレイ ２０ 端部メモリセルアレイ ３１，３２ ビット線開放型センスアンプ回路 ３３ ビット線折り返し型センスアンプ回路 ＢＬａ（ｎ−１）〜ＢＬａ（ｎ＋２） Ａポートビット
線群 ＢＬＸａ（ｎ−１）〜ＢＬＸａ（ｎ＋２） Ａポート相
補ビット線群 ＢＬｂ（ｎ−１）〜ＢＬｂ（ｎ＋２） Ｂポートビット
線群 ＢＬＸｂ（ｎ−１）〜ＢＬＸｂ（ｎ＋２） Ｂポート相
補ビット線群 ＢＬｃ（ｎ−１），ＢＬｃ（ｎ＋１） 端部ビット線群 ＢＬＸｃ（ｎ−１），ＢＬＸｃ（ｎ＋１） 端部相補ビ
ット線群 ＶＢＰ ビット線プリチャージ電圧 ＷＬａ（ｍ−１）〜ＷＬａ（ｍ＋２） Ａポートワード
線群 ＷＬｂ（ｍ−１）〜ＷＬｂ（ｍ＋２） Ｂポートワード
線群 ＷＬａ（ｋ−１）〜ＷＬａ（ｋ＋２） Ａポートワード
線群 ＷＬｂ（ｋ−１）〜ＷＬｂ（ｋ＋２） Ｂポートワード
線群 ＷＬ（ｋ−２）〜ＷＬ（ｋ＋５） ワード線群

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 第１のメモリセル群を有する第１のメモ
    リセルアレイと、 前記第１のメモリセルアレイ中へ延びる第１のワード線
    群と、 第２のメモリセル群を有し、かつ前記第１のメモリセル
    アレイに隣接するように配置された第２のメモリセルア
    レイと、 前記第２のメモリセルアレイ中へ延びる第２のワード線
    群と、 前記第１のメモリセルアレイと前記第２のメモリセルア
    レイとの間に配置された第１のセンスアンプ回路と、 前記第２のメモリセルアレイに対して前記第１のセンス
    アンプ回路とは反対側に配置された第２のセンスアンプ
    回路とを備えた半導体記憶装置であって、 前記第１のセンスアンプ回路は、前記第１のメモリセル
    アレイ中へ延びる第１のビット線群と、該第１のビット
    線群とそれぞれ対をなしかつ前記第２のメモリセルアレ
    イ中へ延びる第２のビット線群とに結合され、 前記第２のセンスアンプ回路は、前記第２のメモリセル
    アレイ中へ延びる第３のビット線群と、該第３のビット
    線群とそれぞれ対をなしかつ前記第２のメモリセルアレ
    イ中へ延びる第４のビット線群とに結合され、 前記第１のメモリセル群の各メモリセルは、 前記第１のビット線群のうちのいずれかのビット線に接
    続されたドレインと、前記第１のワード線群のうちのい
    ずれかのワード線に接続されたゲートとを有する第１の
    トランジスタと、 前記第１のトランジスタのソースに接続されたソース
    と、前記第１のワード線群のうちのいずれかのワード線
    に接続されたゲートとを有する第２のトランジスタと、 ２電極のうちの一方の電極が前記第１及び第２のトラン
    ジスタの各々のソースに接続された第１のデータ蓄積キ
    ャパシタとを備え、 前記第２のメモリセル群の各メモリセルは、 前記第２のビット線群のうちのいずれかのビット線に接
    続されたドレインと、前記第２のワード線群のうちのい
    ずれかのワード線に接続されたゲートとを有する第３の
    トランジスタと、 前記第３又は第４のビット線群のうちのいずれかのビッ
    ト線に接続されたドレインと、前記第３のトランジスタ
    のソースに接続されたソースと、前記第２のワード線群
    のうちのいずれかのワード線に接続されたゲートとを有
    する第４のトランジスタと、 ２電極のうちの一方の電極が前記第３及び第４のトラン
    ジスタの各々のソースに接続された第２のデータ蓄積キ
    ャパシタとを備えたことを特徴とする半導体記憶装置。
  2. 【請求項２】 第１のメモリセル群を有する第１のメモ
    リセルアレイと、 前記第１のメモリセルアレイ中へ延びる第１のワード線
    群と、 第２のメモリセル群と第３のメモリセル群とを有し、か
    つ前記第１のメモリセルアレイに隣接するように配置さ
    れた第２のメモリセルアレイと、 前記第２のメモリセルアレイ中へ延びる第２のワード線
    群と、 前記第１のメモリセルアレイと前記第２のメモリセルア
    レイとの間に配置された第１のセンスアンプ回路と、 前記第２のメモリセルアレイに対して前記第１のセンス
    アンプ回路とは反対側に配置された第２のセンスアンプ
    回路とを備えた半導体記憶装置であって、 前記第１のセンスアンプ回路は、前記第１のメモリセル
    アレイ中へ延びる第１のビット線群と、該第１のビット
    線群とそれぞれ対をなしかつ前記第２のメモリセルアレ
    イ中へ延びる第２のビット線群とに結合され、 前記第２のセンスアンプ回路は、前記第２のメモリセル
    アレイ中へ延びる第３のビット線群と、該第３のビット
    線群とそれぞれ対をなしかつ前記第２のメモリセルアレ
    イ中へ延びる第４のビット線群とに結合され、 前記第１のメモリセル群の各メモリセルは、 前記第１のビット線群のうちのいずれかのビット線に接
    続されたドレインと、前記第１のワード線群のうちのい
    ずれかのワード線に接続されたゲートとを有する第１の
    トランジスタと、 前記第１のトランジスタのソースに接続されたソース
    と、前記第１のワード線群のうちのいずれかのワード線
    に接続されたゲートとを有する第２のトランジスタと、 ２電極のうちの一方の電極が前記第１及び第２のトラン
    ジスタの各々のソースに接続された第１のデータ蓄積キ
    ャパシタとを備え、 前記第２のメモリセル群の各メモリセルは、 前記第２のビット線群のうちのいずれかのビット線に接
    続されたドレインと、前記第２のワード線群のうちのい
    ずれかのワード線に接続されたゲートとを有する第３の
    トランジスタと、 ２電極のうちの一方の電極が前記第３のトランジスタの
    ソースに接続された第２のデータ蓄積キャパシタとを備
    え、 前記第３のメモリセル群の各メモリセルは、 前記第３又は第４のビット線群のうちのいずれかのビッ
    ト線に接続されたドレインと、前記第２のワード線群の
    うちのいずれかのワード線に接続されたゲートとを有す
    る第４のトランジスタと、 ２電極のうちの一方の電極が前記第４のトランジスタの
    ソースに接続された第３のデータ蓄積キャパシタとを備
    えたことを特徴とする半導体記憶装置。
  3. 【請求項３】 請求項１又は２に記載の半導体記憶装置
    において、 前記第３のビット線群のうちの１本のビット線と、該１
    本のビット線と対をなす前記第４のビット線群のうちの
    １本のビット線とは、前記第２のビット線群のうちのい
    ずれかのビット線を挟み込むように前記第２のメモリセ
    ルアレイ中に配置されたことを特徴とする半導体記憶装
    置。
  4. 【請求項４】 請求項１又は２に記載の半導体記憶装置
    において、 前記第２のワード線群のうち前記第３のトランジスタの
    ゲートに接続されたワード線を非選択状態に保持するた
    めの手段を更に備えたことを特徴とする半導体記憶装
    置。
  5. 【請求項５】 第１のメモリセル群を有する第１のメモ
    リセルアレイと、 前記第１のメモリセルアレイ中へ延びる第１のワード線
    群と、 第２のメモリセル群を有し、かつ前記第１のメモリセル
    アレイに隣接するように配置された第２のメモリセルア
    レイと、 前記第２のメモリセルアレイ中へ延びる第２のワード線
    群と、 前記第１のメモリセルアレイと前記第２のメモリセルア
    レイとの間に配置されたセンスアンプ回路とを備えた半
    導体記憶装置であって、 前記センスアンプ回路は、前記第１のメモリセルアレイ
    中へ延びる第１のビット線群と、該第１のビット線群と
    それぞれ対をなしかつ前記第２のメモリセルアレイ中へ
    延びる第２のビット線群とに結合され、 前記第１のメモリセル群の各メモリセルは、 前記第１のビット線群のうちのいずれかのビット線に接
    続されたドレインと、前記第１のワード線群のうちのい
    ずれかのワード線に接続されたゲートとを有する第１の
    トランジスタと、 前記第１のトランジスタのソースに接続されたソース
    と、前記第１のワード線群のうちのいずれかのワード線
    に接続されたゲートとを有する第２のトランジスタと、 ２電極のうちの一方の電極が前記第１及び第２のトラン
    ジスタの各々のソースに接続された第１のデータ蓄積キ
    ャパシタとを備え、 前記第２のメモリセル群の各メモリセルは、 前記第２のビット線群のうちのいずれかのビット線に接
    続されたドレインと、前記第２のワード線群のうちのい
    ずれかのワード線に接続されたゲートとを有する第３の
    トランジスタと、 ２電極のうちの一方の電極が前記第３のトランジスタの
    ソースに接続された第２のデータ蓄積キャパシタとを備
    えたことを特徴とする半導体記憶装置。
  6. 【請求項６】 請求項５記載の半導体記憶装置におい
    て、 前記第２のメモリセル群の各メモリセルは、固定電圧に
    接続されたドレインと、前記第３のトランジスタのソー
    スに接続されたソースと、前記第２のワード線群のうち
    のいずれかのワード線に接続されたゲートとを有する第
    ４のトランジスタを更に備え、 前記第２のワード線群のうち前記第４のトランジスタの
    ゲートに接続されたワード線は非選択状態に保持される
    ことを特徴とする半導体記憶装置。
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