JP2007109272A - 半導体記憶装置 - Google Patents

Abstract

【課題】ダミーセルの有効活用を図り、メモリセル占有率を向上させることが可能な半導体記憶装置を提供することにある。
【解決手段】端部のメモリマット１０１Ａ，１０１Ｃ内には、第１のセンスアンプＳＡ１に接続されていないビット線（第２のビット線）が一列置きに設けられている。端部のメモリマットの外側には第２のセンスアンプＳＡ２を配列し、第２のセンスアンプＳＡ２に第２のビット線をフォールデッドビット線方式にて接続することにより、第２のセンスアンプＳＡ２に接続されたビット線対ＢＬ，／ＢＬとワード線ＷＬとの交点にそれぞれ設けられた２つのメモリセルは、１ビットのデータを相補に記憶するツインセルユニットＴＷＣを構成することになる。
【選択図】図１

Description

本発明は、半導体記憶装置に関し、特に、センスアンプとビット線対の接続方式としてオープンビット線方式を採用したＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置に関するものである。

半導体記憶装置の一つであるＤＲＡＭにおいては、センスアンプとビット線対との接続方式にオープンビット線（open bit line）方式とフォールデッドビット線（folded bit line）方式がある（特許文献１参照）。前者のオープンビット線方式は、１つのセンスアンプに接続される２本のビット線がセンスアンプを挟んで互いに逆方向に配線される方式である。後者のフォールデッドビット線方式は、１つのセンスアンプに接続される２本のビット線がセンスアンプで折り返して同一方向に配線される方式である。

図６は、フォールデッドビット線方式の基本構造を示す回路図である。

図６に示すように、フォールデッドビット線方式では、センスアンプＳＡに接続されるビット線対ＢＬ，／ＢＬが、同一方向に平行に敷設される。このため、同じワード線ＷＬがビット線対ＢＬ，／ＢＬの両方と交差することになる。したがって、１つのメモリセルＭＣに１ビットのデータを記憶させるためには、全ての交点にメモリセルＭＣを配置することはできず、ビット線対ＢＬ，／ＢＬのいずれか一方とワード線ＷＬとの交点にメモリセルＭＣを配置する必要がある。

図７は、オープンビット線方式の基本構造を示す回路図である。

図７に示すように、オープンビット線方式では、センスアンプＳＡに接続されるビット線対ＢＬ，／ＢＬが、センスアンプを挟んで互いに逆方向に敷設される。このため、同じワード線ＷＬがビット線対ＢＬ，／ＢＬの両方と交差することはない。したがって、全ての交点にメモリセルＭＣを配置することが可能となる。この場合、メモリセルの理論的な最小セル面積は、ワード線のピッチの半分の値（最小加工寸法）"Ｆ"を用いてメモリセルの面積を表す方式を用いると、４Ｆ^２（２Ｆ×２Ｆ）となるが、１交点メモリセルの典型的な面積は６Ｆ^２（２Ｆ×３Ｆ）である。
特開２００３−２７３２４５号公報

オープンビット線方式を採用する従来のＤＲＡＭにおいては、図８に示すように、センスアンプＳＡが分散配置されており、チップ内の端部のメモリマット１０１Ａ，１０１Ｃや周辺回路の端部（メモリマットの連続性が途切れる部分）では、他のメモリマット１０１Ｂと比べてメモリセルの形成密度が半分になってしまう。このような密度差が存在すると、メモリマット間における最適なプロセス条件に差が生じてしまう。このような密度差を無くすためには、図９に示すように、センスアンプＳＡに接続されていないダミービット線ＤＢＬをメモリマット１０１Ａ，１０１Ｃに配線し、ダミービット線ＤＢＬとワード線との交点にダミーセルＤＣを形成する必要がある。これにより、端部のメモリマット１０１Ａ，１０１Ｃと、中間部のメモリマット１０１Ｂとの間における最適なプロセス条件をほぼ一致させることが可能となる。

しかしながら、従来のＤＲＡＭにおいては、このようなダミーセルＤＣが全く利用されておらず、回路的に無駄となっていた。

したがって、本発明の目的は、ダミーセルの有効活用を図り、メモリセル占有率を向上させることが可能な半導体記憶装置を提供することにある。

本発明の上記目的は、交互に配置された複数のメモリマット及び複数のセンスアンプ配列領域を備え、前記複数のセンスアンプ配列領域は、隣接する両側のメモリマットに含まれるビット線にオープンビット線方式で接続された第１のセンスアンプ配列領域と、隣接する片側のメモリマットに含まれるビット線にフォールデッドビット線方式で接続された第２のセンスアンプ配列領域とを含むことを特徴とする半導体記憶装置によって達成される。

本発明において、前記複数のメモリマットは、前記第１のセンスアンプ配列領域に挟まれた中間部のメモリマットと、前記第１のセンスアンプ配列領域と前記第２のセンスアンプ配列領域に挟まれた端部のメモリマットとを含み、前記端部のメモリマットは、所定のワード線が活性化したことに応答して、対応するメモリセルに接続される第１のビット線と、前記所定のワード線が活性化したことに応答して、対応するメモリセルに接続される第２のビット線とを含んでおり、前記第１及び第２のビット線は共に、前記第２のセンスアンプ配列領域に設けられた同じセンスアンプに接続されていることが好ましい。

本発明において、前記所定のワード線と前記第１のビット線との交点に配置されたメモリセルと、前記所定のワード線と前記第２のビット線との交点に配置されたメモリセルとは、互いに相補のデータを記憶することが好ましい。

本発明において、前記端部のメモリマットは、前記所定のワード線が活性化したことに応答して、対応するメモリセルに接続される第３のビット線をさらに含んでおり、前記第３のビット線は、前記第１のセンスアンプ配列領域に設けられたセンスアンプの一端に接続されていることが好ましい。また、前記第３のビット線は、前記第１及び第２のビット線に挟まれていることが好ましい。かかる構成によれば、第１のセンスアンプを分散配置することができ、効率的なレイアウトを実現することができる。また、第２のセンスアンプのレイアウト間隔を比較的広く確保することができ、端部のメモリマットの外側に第２のセンスアンプを集中的に配列することが可能となる。

本発明の上記目的はまた、複数のワード線と、複数のビット線と、前記ワード線と前記ビット線の交点に配置された複数のメモリセルと、前記ビット線に接続された複数のセンスアンプとを備え、前記複数のワード線は、排他的に活性化される第１及び第２のワード線を含み、前記複数のビット線は、前記第１のワード線が活性化したことに応答して、対応するメモリセルにそれぞれ接続される第１乃至第３のビット線と、前記第２のワード線が活性化したことに応答して、対応するメモリセルに接続される第４ビット線とを含み、前記複数のセンスアンプは、前記第３及び第４のビット線間の電位を増幅する第１のセンスアンプと、前記第１及び第２のビット線間の電位を増幅する第２のセンスアンプとを含んでいることを特徴とする半導体記憶装置によっても達成される。

本発明において、前記第１のセンスアンプは、前記第１乃至第３のビット線の一方の端部に配置されており、前記第２のセンスアンプは、前記第１乃至第３のビット線の他方の端部に配置されていることが好ましい。

本発明において、前記第１のセンスアンプは、前記第３のビット線と前記第４のビット線の間に配置されていることが好ましい。かかる構成によれば、第１のセンスアンプを分散配置することができ、効率的なレイアウトを実現することができる。また、第２のセンスアンプのレイアウト間隔を比較的広く確保することができ、端部のメモリマットの外側に第２のセンスアンプを集中的に配列することが可能となる。

本発明において、前記第１のワード線と前記第１のビット線との交点に配置されたメモリセルと、前記第１のワード線と前記第２のビット線との交点に配置されたメモリセルとは、互いに相補のデータを記憶することが好ましい。

本発明の上記目的はまた、複数のメモリマットと、隣り合うメモリマット間に設けられた第１のセンスアンプ配列領域と、端部のメモリマットの外側に設けられた第２のセンスアンプ配列領域とを含み、前記複数のメモリマットは、複数のワード線と、複数のビット線と、前記ワード線と前記ビット線の交点に配置された複数のメモリセルとを含み、前記複数のビット線は、前記第１のセンスアンプ配列領域に設けられたセンスアンプとオープンビット線方式にて接続された第１のビット線対と、前記第２のセンスアンプ配列領域に設けられたセンスアンプとフォールデッドビット線方式にて接続された第２のビット線対とを含み、前記ワード線と前記第２のビット線対との交点にそれぞれ設けられた２つのメモリセルは、互いに相補のデータを記憶するツインセルユニットを構成していることを特徴とする半導体記憶装置によっても達成される。

本発明において、前記端部のメモリマットには、前記第１のセンスアンプ配列領域から延びるビット線と、前記第２のセンスアンプ配列領域から延びるビット線とが交互に配線されていることが好ましい。また、前記第１のセンスアンプ配列領域に挟まれた中間部のメモリマットには、片側の前記第１のセンスアンプ配列領域から延びるビット線と、反対側の前記第１のセンスアンプ配列領域から延びるビット腺とが交互に配線されていることが好ましい。かかる構成によれば、第１のセンスアンプを分散配置することができ、効率的なレイアウトを実現することができる。また、第２のセンスアンプのレイアウト間隔を比較的広く確保することができ、端部のメモリマットの外側に第２のセンスアンプを集中的に配列することが可能となる。

本発明においては、前記ツインセルユニットが冗長セルを構成していることが好ましい。これによれば、通常のメモリセルの容量を減少させることなく、チップ内の冗長セルだけを増加させることができる。また、ツインセルは単一のメモリセルよりもｔＲＥＦ特性に優れるため、従来の冗長セルよりもｔＲＥＦ特性のさらなる向上が期待できる。

本発明によれば、ダミービット線に接続される第２のセンスアンプを設け、第２のセンスアンプと２本の近接するダミービット線とをフォールデッドビット線方式にて接続し、当該第２のセンスアンプに接続されたダミービット線対上の２つのメモリセルを用いてツインセルを構成したので、端部のメモリマット上からダミービット線をなくすことができ、これによりセル占有率の向上、さらにはチップ面積の縮小が可能となる。また、ツインセルと通常のメモリセルとを１チップ内に混在させることができるので、消費電力の低減を図ることができると共に、リフレッシュ特性の向上を図ることも可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態に係るＤＲＡＭの回路構成を概略的に示す回路図である。

図１に示すように、このＤＲＡＭ１００は、メモリセルアレイの形成領域である複数のメモリマット１０１と、隣り合うメモリマット１０１の間に設けられた第１のセンスアンプＳＡ１と、端部のメモリマット１０１Ａ及び１０１Ｃの外側に設けられた第２のセンスアンプＳＡ２とを備えている。本実施形態において、複数のメモリマット１０１及び複数のセンスアンプ配列領域１０２及び１０３は交互に配置されている。つまり、複数のメモリマット１０１は、列方向（ビット線の配線方向）の両側に他のメモリマットが存在している中間部のメモリマット１０１Ｂと、片側にのみメモリマットが存在している端部のメモリマット１０１Ａ及び１０１Ｃとに大別される。複数のセンスアンプ配列領域１０２及び１０３は、隣接する両側のメモリマットに含まれるビット線にオープンビット線方式で接続された第１のセンスアンプ配列領域１０２と、隣接する片側のメモリマットに含まれるビット線にフォールデッドビット線方式で接続された第２のセンスアンプ配列領域１０３とを備えている。よって、中間部のメモリマット１０１Ｂでは、その両側に第１のセンスアンプＳＡ１の配列領域１０２が設けられているのに対し、端部のメモリマット１０１Ａ及び１０１Ｃでは、片側にのみ第１のセンスアンプＳＡ１の配列領域１０２が設けられ、反対側には第２のセンスアンプＳＡ２の配列領域１０３が設けられている。各メモリマット１０１内にはワード線ＷＬとビット線ＢＬ（又は／ＢＬ）とが格子状に設けられており、ワード線ＷＬとビット線ＢＬ，／ＢＬの交点にはメモリセルＭＣが設けられている。

第１及び第２のセンスアンプＳＡ１，ＳＡ２はその活性化時に対応するビット線対ＢＬ，／ＢＬの電位差を差動増幅する。第１のセンスアンプＳＡ１は一つの配列領域１０２において連続しないよう交互（千鳥状）に分散配置されており、これにより効率の良いレイアウトが実現されている。第１のセンスアンプＳＡ１とビット線対ＢＬ，／ＢＬとの接続にはオープンビット線方式が採用されている。つまり、第１のセンスアンプＳＡ１に接続されるビット線対のうちの一方のビット線ＢＬは当該センスアンプＳＡ１から見て左側のメモリマット１０１内のビット線として用いられ、他方のビット線／ＢＬは右側のメモリマット１０１内のビット線として用いられる。こうして、中間部のメモリマット１０１Ｂ内に設けられる複数のビット線は、当該メモリマット１０１Ｂの左側に配列された第１のセンスアンプＳＡ１の配列から延びるビット線／ＢＬと、右側に配列された第１のセンスアンプＳＡ１の配列から延びるビット線ＢＬとが交互に配線されたものとなる。

これに対し、端部のメモリマット１０１Ａ，１０１Ｃ内には、第１のセンスアンプＳＡ１に接続されていないビット線が一列置きに設けられている。従来、このビット線はダミービット線として存在していたものであるが、本実施形態においては、端部のメモリマットの外側に第２のセンスアンプＳＡ２を配列し、第２のセンスアンプＳＡ２にこれらのビット線をフォールデッドビット線方式にて接続している。これにより、第２のセンスアンプＳＡ２に接続されたビット線対ＢＬ，／ＢＬとワード線ＷＬとの交点にそれぞれ設けられた２つのメモリセルは、１交点セル・２セル／ビット方式のメモリセルを構成し、１ビットのデータを相補に記憶するツインセルユニットＴＷＣを構成することになる。図１において、ツインセルユニットを構成するメモリセルは黒丸で示されている。

図２及び図３は、メモリセルの選択動作を説明するための回路図である。

図２に示すように、メモリマット１０１Ｃ内の太線で示すワード線ＷＬを選択する場合には、当該ワード線ＷＬに接続されたすべてのメモリセルＭＣが選択される。ここで、選択されたワード線ＷＬは、第１のセンスアンプＳＡ１に接続されたビット線対ＢＬ，／ＢＬのうち、一方のビット線／ＢＬのみと交差しており、このビット線と対をなす他方のビット線ＢＬは、選択されたワード線ＷＬと交差していないので、一方のビット線／ＢＬとの交点にある１つのメモリセルを選択することができる。そのため、選択された１つのメモリセル（図中の黒丸）に１ビットのデータを記憶させることができる。また、第１のセンスアンプＳＡ１は、他方のビット線ＢＬの電位を基準として、選択されたメモリセルＭＣ（図中の黒丸）から１ビットのデータを読み出すことができる。

一方、図３に示すように、第２のセンスアンプＳＡ２に接続されたビット線対ＢＬ，／ＢＬは、選択されたワード線ＷＬと両方が交差しているので、両方のビット線ＢＬ，／ＢＬとの交点にある２つのメモリセルが同時に選択される。つまり、２つのメモリセルがツインセルＴＷＣとして選択され、これらのメモリセルの情報が１ビットのデータとして取り扱われる。つまり、ツインセルＴＷＣを構成する２つのメモリセル（図中の黒丸）に１ビットのデータが相補的に記憶されることになる。また、データを読み出す場合には、相補の情報をそれぞれ保持した２つのメモリセルが同時に選択されるので、これらのメモリセルが蓄積する電位の差を第２のセンスアンプＳＡ２で検知することで、１ビットのデータを読み出すことができる。

図４は、メモリマット１０１Ｃ内のメモリセルレイアウトの詳細な構造を模式的に示す平面図である。

メモリマット１０１Ｃ内には、上述の通り、ワード線ＷＬとビット線ＢＬ，／ＢＬとが格子状に設けられており、隣り合う２つのワード線ＷＬと、１つのビット線ＢＬ又はビット線／ＢＬとの交差領域に、トランジスタのアクティブ領域ＡＡが設けられている。アクティブ領域ＡＡとビット線ＢＬ，／ＢＬとの交点にはビット線コンタクトＢＣＴ（図中の黒丸）が形成されており、アクティブ領域ＡＡの両端部にはストレージノードコンタクトＳＣＴ（図中の白丸）がそれぞれ形成されている。そして、このようなアクティブ領域ＡＡが列方向及び行方向に整列して配置されることにより、ワード線ＷＬとビット線ＢＬ，／ＢＬの交点にそれぞれメモリセル（ＭＣ）が形成される。こうして形成されたメモリセルの面積は６Ｆ^２（２Ｆ×３Ｆ）となる。かかる構成において、太線で示すワード線を選択した場合、破線で囲んだ２つのメモリセルがツインセルとして選択される。つまり、この場合、２つのメモリセルの情報が１ビットのデータとして取り扱われる。

以上説明したように、本実施形態によれば、従来はダミービット線であった第２のビット線に第２のセンスアンプをフォールデッドビット線方式にて接続し、第２のビット線対とワード線との交点にそれぞれ設けられた２つのメモリセルを用いてツインセルユニットを構成したので、従来はセンスアンプに接続されることなく無駄に存在していたダミーセルを活用することができ、これによりセル占有率の向上、さらにはチップ面積の縮小が可能となる。また、ツインセルが通常のメモリセルと混在することから、消費電力の低減を図ることができると共に、リフレッシュ特性の向上を図ることも可能となる。さらに、本実施形態によれば、一列置きに配列されたダミービット線を２本用いて、フォールデッドビット線方式にて第２のセンスアンプを構成していることから、第２のセンスアンプのレイアウト間隔を比較的広く確保することができ、端部のメモリマットの外側に第２のセンスアンプを集中的に配列することが可能である。

さらに、本実施形態において、ツインセルを冗長セルとして構成した場合には、チップ内の冗長セルを増加させることができる。従来、ツインセルを構成するメモリセルは活用されていなかったものであるため、ツインセルを冗長セルとして用いたとしても通常のメモリセルの容量が減少することはなく、冗長セルだけを増加させることができる。また、ツインセルは単一のメモリセルよりもｔＲＥＦ特性に優れるため、従来の冗長セルよりもｔＲＥＦ特性のさらなる向上が期待できる。

また、ツインセルで構成されたビットについてはｔＲＥＦサイクルが長いため、ツインセルを通常のメモリセルと区別して取り扱うようにした場合には、２つの特性を持つメモリデバイスを1チップ上に形成したことと同等となる。したがって、ツインセルで構成されたメモリセルアレイを低消費電力メモリとして使用することができ、小規模の低消費電力メモリと通常のメモリとを１チップ上に実現することができる。

本発明は、以上の実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲内で種々の変更を加えることが可能であり、これらも本発明の範囲に包含されるものであることは言うまでもない。

例えば、上記実施形態においては、図４に示したように、アクティブ領域ＡＡが列方向及び行方向に整列して配置される場合を例に挙げたが、例えば図５に示すように、アクティブ領域ＡＡの列を一列おきに１Ｆほどずらして配列することも可能である。かかる構成において、太線で示すワード線を選択した場合、破線で囲んだメモリセルがツインセルとして選択される。つまり、この場合も、２つのメモリセルの情報が１ビットのデータとして取り扱われる。

第１及び第２のセンスアンプに接続されたビット線対において、ビット線ＢＬ及び／ＢＬとの関係は相補的なものであって、互いに相補的な関係となりさえずれば、どちらのビット線をＢＬ（／ＢＬ）としてもよいことはいうまでもない。

上記実施形態においては、中間部のメモリマットが1つである場合について説明したが、中間部のメモリマットが複数存在していてもよいことはいうまでもない。さらに、メモリマットは一行だけでなくマトリックス状に構成されていてもよい。

また、上記実施形態においては、ＤＲＡＭのメモリセルアレイを例に挙げたが、本発明はこれに限定されるものではなく、ビット線とセンスアンプとの接続方式としてオープンビット線方式及びフォールデッドビット線方式を採用可能な種々の半導体記憶装置に適応可能である。

本発明の好ましい実施形態に係るＤＲＡＭの回路構成を概略的に示す回路図である。 メモリセルの選択動作を説明するための回路図である。 メモリセルの選択動作を説明するための回路図である。 メモリマット１０１Ｃ内のメモリセルレイアウトの詳細な構造の一例を模式的に示す平面図である。 メモリマット１０１Ｃ内のメモリセルレイアウトの詳細な構造の他の例を模式的に示す平面図である。 オープンビット線（open bit line）方式の基本構造を示す回路図である。 フォールデッドビット線（folded bit line）方式の基本構造を示す回路図である。 従来のＤＲＡＭの構成を概略的に示す回路図である。 従来のＤＲＡＭの他の構成を概略的に示す回路図である。

符号の説明

１００ ＤＲＡＭ
１０１ メモリマット
１０１Ａ メモリマット
１０１Ｂ メモリマット
１０１Ｃ メモリマット
１０２ 第１のセンスアンプの配列領域
１０３ 第２のセンスアンプの配列領域
ＡＡ アクティブ領域
ＢＬ ビット線
／ＢＬ ビット線
ＢＣＴ ビット線コンタクト
ＤＢＬ ダミービット線
ＤＣ ダミーセル
ＭＣ メモリセル
ＳＡ センスアンプ
ＳＡ１ 第１のセンスアンプ
ＳＡ２ 第２のセンスアンプ
ＳＣＴ ストレージノードコンタクト
ＴＷＣ ツインセルユニット
ＷＬ ワード線

Claims (13)

1. 交互に配置された複数のメモリマット及び複数のセンスアンプ配列領域を備え、
   前記複数のセンスアンプ配列領域は、隣接する両側のメモリマットに含まれるビット線にオープンビット線方式で接続された第１のセンスアンプ配列領域と、隣接する片側のメモリマットに含まれるビット線にフォールデッドビット線方式で接続された第２のセンスアンプ配列領域とを含むことを特徴とする半導体記憶装置。
2. 前記複数のメモリマットは、前記第１のセンスアンプ配列領域に挟まれた中間部のメモリマットと、前記第１のセンスアンプ配列領域と前記第２のセンスアンプ配列領域に挟まれた端部のメモリマットとを含み、
   前記端部のメモリマットは、所定のワード線が活性化したことに応答して、対応するメモリセルに接続される第１のビット線と、前記所定のワード線が活性化したことに応答して、対応するメモリセルに接続される第２のビット線とを含んでおり、
   前記第１及び第２のビット線は共に、前記第２のセンスアンプ配列領域に設けられた同じセンスアンプに接続されていることを特徴とする請求項１に記載の半導体記憶装置。
3. 前記所定のワード線と前記第１のビット線との交点に配置されたメモリセルと、前記所定のワード線と前記第２のビット線との交点に配置されたメモリセルとは、互いに相補のデータを記憶することを特徴とする請求項２に記載の半導体記憶装置。
4. 前記端部のメモリマットは、前記所定のワード線が活性化したことに応答して、対応するメモリセルに接続される第３のビット線をさらに含んでおり、前記第３のビット線は、前記第１のセンスアンプ配列領域に設けられたセンスアンプの一端に接続されていることを特徴とする請求項２又は３に記載の半導体記憶装置。
5. 前記第３のビット線は、前記第１及び第２のビット線に挟まれていることを特徴とする請求項４に記載の半導体記憶装置。
6. 複数のワード線と、複数のビット線と、前記ワード線と前記ビット線の交点に配置された複数のメモリセルと、前記ビット線に接続された複数のセンスアンプとを備え、
   前記複数のワード線は、排他的に活性化される第１及び第２のワード線を含み、
   前記複数のビット線は、前記第１のワード線が活性化したことに応答して、対応するメモリセルにそれぞれ接続される第１乃至第３のビット線と、前記第２のワード線が活性化したことに応答して、対応するメモリセルに接続される第４ビット線とを含み、
   前記複数のセンスアンプは、前記第３及び第４のビット線間の電位を増幅する第１のセンスアンプと、前記第１及び第２のビット線間の電位を増幅する第２のセンスアンプとを含んでいることを特徴とする半導体記憶装置。
7. 前記第１のセンスアンプは、前記第１乃至第３のビット線の一方の端部に配置されており、前記第２のセンスアンプは、前記第１乃至第３のビット線の他方の端部に配置されていることを特徴とする請求項６に記載の半導体記憶装置。
8. 前記第１のセンスアンプは、前記第３のビット線と前記第４のビット線の間に配置されていることを特徴とする請求項６又は７に記載の半導体記憶装置。
9. 前記第１のワード線と前記第１のビット線との交点に配置されたメモリセルと、前記第１のワード線と前記第２のビット線との交点に配置されたメモリセルとは、互いに相補のデータを記憶することを特徴とする請求項６乃至８のいずれか１項に記載の半導体記憶装置。
10. 複数のメモリマットと、隣り合うメモリマット間に設けられた第１のセンスアンプ配列領域と、端部のメモリマットの外側に設けられた第２のセンスアンプ配列領域とを含み、
    前記複数のメモリマットは、複数のワード線と、複数のビット線と、前記ワード線と前記ビット線の交点に配置された複数のメモリセルとを含み、
    前記複数のビット線は、前記第１のセンスアンプ配列領域に設けられたセンスアンプとオープンビット線方式にて接続された第１のビット線対と、前記第２のセンスアンプ配列領域に設けられたセンスアンプとフォールデッドビット線方式にて接続された第２のビット線対とを含み、前記ワード線と前記第２のビット線対との交点にそれぞれ設けられた２つのメモリセルは、互いに相補のデータを記憶するツインセルユニットを構成していることを特徴とする半導体記憶装置。
11. 前記端部のメモリマットには、前記第１のセンスアンプ配列領域から延びるビット線と、前記第２のセンスアンプ配列領域から延びるビット線とが交互に配線されていることを特徴とする請求項１０に記載の半導体記憶装置。
12. 前記第１のセンスアンプ配列領域に挟まれた中間部のメモリマットには、片側の前記第１のセンスアンプ配列領域から延びるビット線と、反対側の前記第１のセンスアンプ配列領域から延びるビット腺とが交互に配線されていることを特徴とする請求項１１に記載の半導体記憶装置。
13. 前記ツインセルユニットが冗長セルを構成していることを特徴とする請求項１０乃至１２のいずれか１項に記載の半導体記憶装置。
    

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