JPH0498679A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH0498679A JPH0498679A JP2215997A JP21599790A JPH0498679A JP H0498679 A JPH0498679 A JP H0498679A JP 2215997 A JP2215997 A JP 2215997A JP 21599790 A JP21599790 A JP 21599790A JP H0498679 A JPH0498679 A JP H0498679A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000003990 capacitor Substances 0.000 claims abstract description 11
- 230000015654 memory Effects 0.000 abstract description 26
- 230000007547 defect Effects 0.000 abstract description 8
- 210000004027 cell Anatomy 0.000 description 11
- 230000002950 deficient Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 210000005056 cell body Anatomy 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、特にダイナミックメモリ
等に代表される半導体メモリに関する。
等に代表される半導体メモリに関する。
従来のこの種の半導体メモリは、第２図に示す様に、ワ
ード線２．３は一本ずつ絶縁され、−組のデジット線６
．７対に対して、常に一本のワード線が選択されていた
。つまり、１ビツトのデータの記憶に、−本のワード線
と一対のデジット線とにより選択される一個のメモリセ
ルと使用していた。メモリの読み出しの際には、センス
アンプ（Ｓ、Ａ、）９が増幅する。
ード線２．３は一本ずつ絶縁され、−組のデジット線６
．７対に対して、常に一本のワード線が選択されていた
。つまり、１ビツトのデータの記憶に、−本のワード線
と一対のデジット線とにより選択される一個のメモリセ
ルと使用していた。メモリの読み出しの際には、センス
アンプ（Ｓ、Ａ、）９が増幅する。
前述した従来の半導体メモリは、ワード線は一本ずつ絶
縁され、−組のデジット線対に対して、常に一本のワー
ド線が選択されていた。つまり。
縁され、−組のデジット線対に対して、常に一本のワー
ド線が選択されていた。つまり。
１ビ・ソトのデータの記憶に１個のメモリセルを使用し
ていたので、１個のメモリセルの不良や悪特性が、直接
にビット不良となり、さらにはその製品を完全な不良品
としなければならない場合もあるという欠点があった。
ていたので、１個のメモリセルの不良や悪特性が、直接
にビット不良となり、さらにはその製品を完全な不良品
としなければならない場合もあるという欠点があった。
本発明の目的は、前記欠点を解決し、−個のメモリセル
の不良が直接ビット不良とならないようにした半導体メ
モリを提供することにある。
の不良が直接ビット不良とならないようにした半導体メ
モリを提供することにある。
本発明の半導体メモリの構成は、複数のワード線と、複
数のデジット線対と、前記複数のワード線のうち二本の
ワード線を短絡する第１のトランスファゲートと、前記
二本のワード線のうち一方をゲート入力としかつ前記デ
ジット線対の一方と第１の記憶用コンデンサとの間に接
続した第２のトランスファゲートと、前記二本のワード
線のうち他方をゲート人力としかつ前記デジット線対の
他方と第２の記憶用コンデンサとの間に接続した第３の
トランスファゲートとき備えたことを特徴とする。
数のデジット線対と、前記複数のワード線のうち二本の
ワード線を短絡する第１のトランスファゲートと、前記
二本のワード線のうち一方をゲート入力としかつ前記デ
ジット線対の一方と第１の記憶用コンデンサとの間に接
続した第２のトランスファゲートと、前記二本のワード
線のうち他方をゲート人力としかつ前記デジット線対の
他方と第２の記憶用コンデンサとの間に接続した第３の
トランスファゲートとき備えたことを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の半導体メモリの回路図であ
る。
る。
第１図において、本実施例の半導体メモリは。
メモリセル本体１０にそれぞれ接続されたトランスファ
ゲート４．５と、ワード線２．３短絡用トランスファゲ
ート１とを備えている。
ゲート４．５と、ワード線２．３短絡用トランスファゲ
ート１とを備えている。
本実施例の半導体メモリの構成は、二本のワード線２，
３を短絡するためのトランスファゲート１を配置し、短
絡された二本のワードｔ！２．３をそれぞれゲート入力
とする二個のトランスファゲート４．５の内、第一のト
ランスファゲート４をデジット線６．７対の一方６とコ
ンデンサ１０の間に配置し、もう一つの第二のトランス
ファゲート５をデジット線対のもう一方７とコンデンサ
ｌＯの面に配置する事を特徴とする。
３を短絡するためのトランスファゲート１を配置し、短
絡された二本のワードｔ！２．３をそれぞれゲート入力
とする二個のトランスファゲート４．５の内、第一のト
ランスファゲート４をデジット線６．７対の一方６とコ
ンデンサ１０の間に配置し、もう一つの第二のトランス
ファゲート５をデジット線対のもう一方７とコンデンサ
ｌＯの面に配置する事を特徴とする。
トランスファゲート１は、制御信号８によりＯＮ／’Ｏ
ＦＦされ、ワード線２．３を短縮する。メモリセル中の
トランスファゲート４は、ワード線２をゲート入力とし
、デジット線６に接続する。
ＦＦされ、ワード線２．３を短縮する。メモリセル中の
トランスファゲート４は、ワード線２をゲート入力とし
、デジット線６に接続する。
同様に２メモリセル中のトランスファゲート５は、ワー
ドＲ３をゲート入力とし、デジット線７に接続する。
ドＲ３をゲート入力とし、デジット線７に接続する。
本実施例は、制御信号８により、トランジスタ１をＯＮ
した場合（以降ツイン・ワード・モードと呼ぶ）に、二
本のワード線２，３が短絡され、１ビツトのデータの記
憶に二個のメモリセルが使用される。もちろん、この時
、メモリ容量自体は通常時の半分となる。この結果とし
て、一般のユーザーにとっては、通常時のメモリ容量と
ツイン・ワード・モード時のメモリ容量との二選択が可
能となる。もちろん、ツイン・ワード・モード時のメモ
リ容量は通常時の半分である０反面、メモリセルを二個
づかいするため、センス時間の短縮やデータホールド時
間の増大など、Ａ Ｃ特性面でのいくつかの規格アップ
が可能となる。
した場合（以降ツイン・ワード・モードと呼ぶ）に、二
本のワード線２，３が短絡され、１ビツトのデータの記
憶に二個のメモリセルが使用される。もちろん、この時
、メモリ容量自体は通常時の半分となる。この結果とし
て、一般のユーザーにとっては、通常時のメモリ容量と
ツイン・ワード・モード時のメモリ容量との二選択が可
能となる。もちろん、ツイン・ワード・モード時のメモ
リ容量は通常時の半分である０反面、メモリセルを二個
づかいするため、センス時間の短縮やデータホールド時
間の増大など、Ａ Ｃ特性面でのいくつかの規格アップ
が可能となる。
また、通常時にビット不良やワード不良により、不良品
とされる製品でも、ツイン・ワード・モードにより、不
良が解消され、メモリ容量こそ半分となるが、良品の別
製品として取り扱う事が出来る。
とされる製品でも、ツイン・ワード・モードにより、不
良が解消され、メモリ容量こそ半分となるが、良品の別
製品として取り扱う事が出来る。
以上説明したように、本発明は、１ビ・ソトのデータの
記憶に二個のメモリセルが使用て′きるから、−個のメ
モリセルが不良となっても、不良品扱いにせずに済むと
いう効果がある。
記憶に二個のメモリセルが使用て′きるから、−個のメ
モリセルが不良となっても、不良品扱いにせずに済むと
いう効果がある。
第１図は本発明の一実施例の半導体メモリの回路図、第
２図は従来の半導体メモリの回路図である。 １・・・トランスファゲート、２．３・・・ワード線、
４．５・・・メモリセル中のトランスファゲート、６．
７・・・デジット線、８・・・制御信号。
２図は従来の半導体メモリの回路図である。 １・・・トランスファゲート、２．３・・・ワード線、
４．５・・・メモリセル中のトランスファゲート、６．
７・・・デジット線、８・・・制御信号。
Claims (1)
- 複数のワード線と、複数のデジット線材と、前記複数
のワード線のうち二本のワード線を短絡する第１のトラ
ンスファゲートと、前記二本のワード線のうち一方をゲ
ート入力としかつ前記デジット線対の一方と第１の記憶
用コンデンサとの間に接続した第２のトランスファゲー
トと、前記二本のワード線のうち他方をゲート入力とし
かつ前記デジット線対の他方と第２の記憶用コンデンサ
との間に接続した第３のトランスファゲートとを備えた
ことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215997A JP2716251B2 (ja) | 1990-08-16 | 1990-08-16 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215997A JP2716251B2 (ja) | 1990-08-16 | 1990-08-16 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0498679A true JPH0498679A (ja) | 1992-03-31 |
| JP2716251B2 JP2716251B2 (ja) | 1998-02-18 |
Family
ID=16681691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2215997A Expired - Fee Related JP2716251B2 (ja) | 1990-08-16 | 1990-08-16 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2716251B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002184181A (ja) * | 2000-03-24 | 2002-06-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6449204B1 (en) | 2000-03-30 | 2002-09-10 | Mitsubishi Denki Kabushiki Kaisha | Dynamic semiconductor memory device capable of rearranging data storage from a one bit/one cell scheme in a normal mode to a one bit/two cell scheme in a twin-cell mode for lengthening a refresh interval |
| US20040037112A1 (en) * | 2002-08-22 | 2004-02-26 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device having improved redundancy relieving rate |
| JP2007109272A (ja) * | 2005-10-11 | 2007-04-26 | Elpida Memory Inc | 半導体記憶装置 |
| JP2007141286A (ja) * | 2005-11-15 | 2007-06-07 | Nec Electronics Corp | 半導体集積回路装置及びその制御方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5860489A (ja) * | 1981-10-06 | 1983-04-09 | Nippon Telegr & Teleph Corp <Ntt> | メモリ回路 |
-
1990
- 1990-08-16 JP JP2215997A patent/JP2716251B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5860489A (ja) * | 1981-10-06 | 1983-04-09 | Nippon Telegr & Teleph Corp <Ntt> | メモリ回路 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002184181A (ja) * | 2000-03-24 | 2002-06-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6452859B1 (en) | 2000-03-24 | 2002-09-17 | Mitsubishi Denki Kabushiki Kaisha | Dynamic semiconductor memory device superior in refresh characteristics |
| US6449204B1 (en) | 2000-03-30 | 2002-09-10 | Mitsubishi Denki Kabushiki Kaisha | Dynamic semiconductor memory device capable of rearranging data storage from a one bit/one cell scheme in a normal mode to a one bit/two cell scheme in a twin-cell mode for lengthening a refresh interval |
| US6925022B2 (en) | 2000-03-30 | 2005-08-02 | Renesas Technology Corp. | Refresh-free dynamic semiconductor memory device |
| US7139208B2 (en) | 2000-03-30 | 2006-11-21 | Renesas Technology Corp. | Refresh-free dynamic semiconductor memory device |
| US20040037112A1 (en) * | 2002-08-22 | 2004-02-26 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device having improved redundancy relieving rate |
| US7061800B2 (en) | 2002-08-22 | 2006-06-13 | Renesas Technology Corp. | Nonvolatile semiconductor memory device having improved redundancy relieving rate |
| US7277330B2 (en) | 2002-08-22 | 2007-10-02 | Renesas Technology Corp. | Nonvolatile semiconductor memory device having improved redundancy relieving rate |
| JP2007109272A (ja) * | 2005-10-11 | 2007-04-26 | Elpida Memory Inc | 半導体記憶装置 |
| JP2007141286A (ja) * | 2005-11-15 | 2007-06-07 | Nec Electronics Corp | 半導体集積回路装置及びその制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2716251B2 (ja) | 1998-02-18 |
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Legal Events
| Date | Code | Title | Description |
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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| LAPS | Cancellation because of no payment of annual fees |