KR100290493B1

KR100290493B1 - 고속동작하는센스증폭기회로

Info

Publication number: KR100290493B1
Application number: KR1019970036051A
Authority: KR
Inventors: 히로유끼 다까하시
Original assignee: 가네꼬 히사시; 닛본 덴기 가부시끼가이샤
Priority date: 1996-07-31
Filing date: 1997-07-30
Publication date: 2001-06-01
Also published as: JP3169835B2; US5999470A; KR980011419A; JPH1050071A

Abstract

센스 증폭기 회로(SA1)가 비활성화 상태일 때 출력 회로단(12)의 구동 회로(M7, M8)를 오프시키는 제1 레벨 전압을 갖는 중간 신호(S, SB)를 출력하는 증폭기 회로단(11)을 갖는 센스 증폭기 회로가 개시된다. 그 결과, 구동 회로를 고 임피던스 상태로 만드는 회로가 필요치 않을 수 있다. 따라서, 증폭기 회로단(11)의 출력 노드 A 및 B에 부가되는 부하 용량을 감소시켜 고속 동작을 실현하고, 회로 소자수를 현저하게 감소시킬 수 있다.

Description

고속 동작하는 센스 증폭기 회로{SENSE AMPLIFIER CIRCUIT HAVING HIGH SPEED OPERATION}

본 발명은 반도체 메모리 장치에 사용되는 센스 증폭기 회로에 관한 것으로서, 보다 상세하게는 고속 동작을 목적으로 하는 센스 증폭기 회로에 관한 것이다.

반도체 메모리 장치에 이용되는 센스 증폭기 회로는 이러한 목적에 대응하여 여러 가지 회로 구성으로 존재한다. 본 발명은 스테틱 랜덤 액세스 메모리(SRAM; static random access memory)의 적절한 고속 동작을 목적으로 하는 센스 증폭기 회로에 관한 것이다. IEEE지의 「Solid-State Circuits」 Vol. 28, No. 4, 1993, pp. 478-482에 설명되고 도 11에 도시된 회로에 참조된, 종래 기술에 따른 센스 증폭기 회로가 다음에 설명될 것이다. 고속 동작을 얻고 회로 소자의 수를 감소시키기 위한 목적으로, 증폭을 수행하기 위해 1 단(stage) 내에 배열된다. 메모리 셀 어레이(MARY)는 다수의 워드 선(WL)과 다수의 디지트선 쌍(digit line pairs)(D, DB)에 의해 형성된 매트릭스에서 각각이 교차되는 부분에 메모리 셀(CELL)이 배열되어 형성되고, 다수의 디지트선 쌍 사이에서 선택된 신호만이 판독 버스(B, BB)로 전달된다. 다수의 디지트선 쌍의 선택은 스위칭 회로(YSW)에 대한 (도시되지 않은) 어드레스 디코더에 의해 발생된, 액세스된 어드레스 값에 대응되는 제어 신호(SEL1-SELn)에 의해 수행된다. 판독 버스(B, BB)는 센스 증폭기 회로(SA2)의 입력을 제공한다. 증폭된 센스 증폭기 출력 신호(113)는 데이타 버스(WRB) 및 출력 버퍼(OBuff)를 지나, 출력 단자(Dout)에서 판독 데이타로서 출력된다.

센스 증폭기 회로(SA2)는 증폭기 회로단(111) 및 출력 회로단(112)으로 구성된다. 신호가 판독 버스(B, BB)로부터 입력될 때, 증폭기 회로단(111)은 중간 증폭 신호(S, SB)를 출력 회로단(112)으로 출력하고, 출력 회로단(112)은 중간 증폭 신호(S, SB)를 기초로 하여, 센스 증폭기 출력 신호(113)를 출력함으로써, 데이타 버스(WRB)를 구동한다. 센스 증폭기 회로의 구성을 상세히 설명하면, 교차 결합 방법으로 접속된 각각의 게이트와 드레인을 갖는 pMOS 트랜지스터(M24, M25)가, 판독 버스(B, BB)의 신호를 이들의 게이트에서 각각 수신하는 nMOS 트랜지스터(M21, M22)의 각각의 드레인에 부하로 접속된다. 트랜지스터(M21) 및 트랜지스터(M24)의 공통 드레인 단자는 중간 증폭 신호(S)로 제공되고, 트랜지스터(M22) 및 트랜지스터(M25)의 공동 드레인 단자는 중간 증폭 신호(SB)로 제공된다. 게이트에서 제어 신호(SE1)를 수신하는 nMOS 트랜지스터(M23)는 트랜지스터(M21, M22)의 공통 소스 단자 및 최소 전원 전위(GND) 선 사이에 개재되고, 게이트로 제어 신호(SE2B)를 수신하는 등화기 nMOS 트랜지스터(M26)는 증폭기 회로단(111)의 출력 단자들(노드 A 및 B) 사이에 개재된다. 중간 증폭 신호(SB) 및 제어 신호(SE2B)를 수신하는 NOR 회로(21)의 출력은 인버터(INV21)에 의해 반전되어 pMOS 구동 트랜지스터(M27)의 게이트 입력으로 제공되며, 중간 증폭 신호(S) 및 제어 신호(SE2B)를 수신하는 NOR 회로(22)의 출력은 nMOS 구동 트랜지스터(M28)의 게이트로 입력된다. 이들 트랜지스터(M27, M28)는 CMOS 인버터 형태로 접속되고, 이들의 공통 드레인 단자의 신호는 데이타 버스(WRB)로 센스 증폭기 출력 신호로서 출력된다.

다음, 이러한 회로의 동작이 설명될 것이다. 선택된 워드 선(WL)에 접속된 메모리 셀은 디지트선 쌍(D, DB) 중 하나로부터 전류를 인가하여 이러한 디지트선 사이에 전위차를 발생한다. 이러한 전위차는 메모리 셀 정보로 제공된다. 다음에는, 선택된 메모리 셀의 정보가 스위치 회로(YSW) 중 하나를 턴 온하고 다른 하나를 턴 오프함으로써 판독 버스(B, BB)로 전송된다. 이 정보는 센스 증폭기 회로(SA2)에 의해 증폭된다.

센스 증폭기 회로(SA2)는 3가지의 동작 상태를 갖는데, 즉, 제어 신호(SE1, SE2B)의 조합에 따라 비활성화(inactive), 대기(standby), 활성화(active) 상태를 갖는다.

비활성화 상태는 제어 신호(SE1)가 저 레벨을 갖고, 제어 신호(SE2B)가 고 레벨을 갖는 상태이다. 이 경우, 게이트에서 제어 신호(SE1)를 수신하는 트랜지스터(M23)가 턴 오프되기 때문에, 트랜지스터(M21, M22)로 구성된 차동 증폭기는 비활성화 상태가 된다. 또한, 등화기 트랜지스터(M26)는 제어 신호(SE2B)에 의해서 턴 온되고, 증폭기 회로단(111)의 출력 단자인 노드 A 및 B의 전위는 (Vcc-Vth) 부근까지 상승된다.

대기 상태는 두개의 제어 신호(SE1, SE2B) 모두 고 레벨을 갖으며, 활성화 상태의 일부에 포함되는 상태이다. 이 경우, 트랜지스터(M23)가 턴 온되므로, 전류는 트랜지스터(M21, M22)로 인가된다. 그러므로, 또한 노드 A 및 B의 전위가 중간 전위(Vcc/2)를 향해 이동할 수 있도록, 등화기 트랜지스터(M26)도 턴 온된다. 이 방법에서 노드 A 및 B가 중간 전위로 프리차지되어, 차동 증폭기가 고속으로 동작되도록 할 수 있다. 그러므로, 비활성화 상태 및 대기 상태에서, 출력 회로단(112)의 NOR 회로(21, 22)는 제어 신호(SE2B)의 고 레벨 신호에 대응되는 모든 순간에 저 레벨 신호를 출력하고 있다. 상기 NOR 회로(21)의 출력이 인버터 회로(INV21)에 접속되므로, 구동 트랜지스터(M27, M28)는 모두 턴 오프되고, 센스 증폭기 출력 신호(113)는 고 임피던스 상태가 된다.

활성화 상태는 제어 신호(SE1)가 고 레벨이 되고 제어 신호(SE2B)가 저 레벨이 되는 상태이다. 메모리 셀로부터 판독된 메모리 셀 정보의 전위차(즉, 판독 버스들(B, BB) 사이의 전위차)가 동일한 크기로 증가될때, 노드 A 및 B의 전위에 대한 등화(equalization)는 제어 신호(SE2B)를 고 레벨로 전환함으로써 완화된다. 따라서, 차동 증폭기가 동작되고 중간 증폭 신호(S, SB)가 노드 A 및 B로 출력된다. 노드 A 및 B 사이에 발생된 전위차는 부하 트랜지스터(M24, M25)의 각각의 게이트로 궤환되어, 보다 확장된다. 그러므로, 출력 회로단(112)의 NOR 회로(21, 22)는 제어 신호(SE2B)의 저 레벨에 효과적으로 대응되고, 구동 트랜지스터(M27, M28) 중 하나는 중간 증폭 신호(S, SB)의 포지티브 또는 네가티브 극성에 따라 턴 온되며, 센스 증폭기 출력 신호(113)를 데이타 버스(WRB)로 출력된다.

상술된 바와 같이, 센스 증폭기 회로(SA2)는 출력 신호(113)를 산출하는 상태와 다른 상태인 고 임피던스 상태로 센스 증폭기 신호(113)를 전환한다. 즉, 이는 3상 회로를 형성하고, 출력 신호가 출력되지 않을 때는, 이는 데이타 버스(WRB)의 정보를 유지한다.

종래의 회로에서, 증폭기 회로단(111)의 증폭 동작의 실효 및 고 임피던스 상태로의 센스 증폭기 신호(113)의 송신은 출력 회로단(112)에서 제어 신호(SE2B)를 수신하는 NOR 회로(21, 22)를 제공에 의해 동기화된다. 따라서, 구동 트랜지스터(M27, M28)는 노드 A 및 B의 등화 전위와 관계없이 제어 신호(SE2B)를 이용하여 오류 없이 NOR 회로를 턴 오프한다.

종래의 회로에서, 소자의 수는 센스 증폭기 회로를 1 단으로 구성함으로써 감소된다. 그러나, 센스 증폭기 회로에서 입력 신호들(판독 버스(B, BB) 상의 신호) 사이의 전위가 작기 때문에, 만일 증폭기 회로단(111)의 출력 신호가 부하 트랜지스터(M24, M25)로 궤환되지 않는다면 큰 출력 진폭을 얻을 수 없다. 이 궤환 경로에서 중요한 것은 증폭기 회로단(111)의 출력 단자(노드 A 및 B)의 응답 속도이다. 이 응답 속도는 차동 증폭기의 이득으로 궤환 인가에 대한 반응 속도가 되므로, 고속 동작을 실현하기 위해서는 노드 A 및 B에 부가되는 부하 캐패시터가 작은 것이 바람직하다. 그러나, 종래의 회로에서는, 부하 캐패시터가 매우 크고, 증폭기 회로단(111)의 동작 속도가 감소되었다. 그 이유는 NOR 회로(21, 22)가 노드 A 및 B에 접속되기 때문이다.

일반적으로, NOR 회로는 도 12에 도시된 구성을 갖는다. 이러한 구성의 경우, NOR 회로의 동작 속도는 저항(R)과 nMOS 트랜지스터(N1, N2)의 가능 출력비에 의해 결정된다. 명백하게는, 출력 단자(OUT)의 충전율 및 방전률이 서로 반비례한다. 따라서, 도 13에 도시된 바와 같이 NOR 회로는 도 11에 도시된 바와 같은 고속 동작을 목적으로 센스 증폭기 회로로 이용된다. 출력 단자(OUT)의 충전은 pMOS 트랜지스터(P1, P2)에 의해 수행되고, 방전은 nMOS 트랜지스터(N1, N2)의 전력에 의해 수행되므로, 이들 동작을 고속으로 수행할 수 있다.

그러나, 이러한 구성을 갖는, 증폭기 회로단(111)의 노드 A 및 B에 부가되는 부하 캐패시터는 매우 증가된다. 이것은 다음의 두 가지 이유 때문이다. 즉, 한가지 이유는 pMOS 트랜지스터의 전력이 nMOS 트랜지스터의 전력의 약 절반이기 때문에 충전율과 방전률이 균형을 이루도록, pMOS 트랜지스터의 게이트 폭이 동일한 크기의 nMOS 트랜지스터의 게이트 폭의 약 2배가 되기 때문이다. 따라서, pMOS 트랜지스터가 NOR 회로와 직렬로 접속되므로, pMOS 트랜지스터가 특정 트랜지스터 전력을 얻기 위해 보다 크게 구성되어진다. 다른 이유는 NOR 회로가 긴 배선인 데이타 버스(WRB)를 차례로 구동하는 구동 트랜지스터(M27, M28)를 구동하기 위해 버퍼 역할을 하므로, NOR 회로의 크기를 작게 만들 수 없기 때문이다.

따라서, 증폭기 회로단(111)의 노드 A 및 B의 응답 속도가 반드시 감소된다. 그러므로, 이러한 성능은 큰 크기의 NOR 회로 때문에, 예를 들어, 제조시 편차에 기인하여 크게 변화된다. 생산 마진을 보장하기 위해서는, 센스 증폭기 회로를 두 단으로 제조하거나 전류 소비의 증가를 초래하는 증폭기 회로단(111)의 트랜지스터 크기를 증가시킬 필요가 있다. 그러나, 최근에 반도체 메모리의 집적화가 발전됨에 따라, 센스 증폭기 회로의 수가 증가되는 경향이 있어, 이러한 기술 적용이 어려워지므로, 이러한 문제점은 회로 설계의 큰 제한이 된다.

그러므로, 회로를 구성하는 소자 수를 제한하면서 증폭기 회로에 부가되는 캐패시터를 감소시켜 고속으로 동작할 수 있는 센스 증폭기 회로를 제공하는데 본 발명의 목적이 있다.

상술한 센스 증폭기 회로에 구비된 반도체 장치를 제공하는데 본 발명의 다른 목적이 있다.

본 발명에 따른 센스 증폭기 회로는 센스 증폭기 회로가 비활성화 상태에 있을 때, 구동 회로를 턴 오프시키는 제1 레벨 전압을 갖는 중간 신호를 출력하는 차동 증폭기 회로를 이용하는 것을 특징으로 한다. 여기서, 구동 회로는 중간 신호를 출력하고, 데이타 버스로 출력되는 출력 신호를 발생한다.

상술된 특징에서, 차동 증폭기 회로는 중간 신호의 전기적 전위를 등화시키는 등화기 회로를 구비한다. 상기 차동 증폭기 회로가 비활성화 상태일 때 등화기 회로는 중간 신호의 전위를 구동 회로의 출력 신호를 고 임피던스로 만드는 일정한 레벨로 만든다.

따라서, 본 발명에서, 단일 단의 증폭기 회로단을 사용하는 센스 증폭기 회로를 설계하는 동안, 센스 증폭기 회로는 출력 회로단의 구동 트랜지스터가 고 임피던스 상태로 되는 증폭기 회로단 논리 레벨이 출력되도록 구성된다. 따라서, 출력 회로단 내의 구동 트랜지스터를 고 임피던스 상태로 변환하는 회로(즉, NOR 회로)는 불필요하다. 따라서, 증폭기 회로단의 출력 단자에 부가되는 부하 캐패시터는 고속의 동작을 실현하기 위해 감소될 수 있으며, 회로 소자의 수도 두드러지게 감소될 수 있다.

본 발명의 목적, 특징 및 장점은 첨부된 도면과 관련한 다음 설명에 의해 보다 명백해질 것이다.

도 1은 제1 실시예에 따른 센스 증폭기 회로의 회로도.

도 2는 제1 실시예 및 종래 기술의 센스 증폭기 회로의 동작 특성도.

도 3은 제1 실시예의 등화기 트랜지스터 및 부하 트랜지스터의 평면 레이 아웃도.

도 4는 제1 실시예 및 종래 기술의 센스 증폭기 회로의 소자 수 및 동작 속도 사이의 관계를 도시한 도면.

도 5는 제2 실시예에 따른 센스 증폭기 회로의 회로도.

도 6은 제3 실시예에 따른 센스 증폭기 회로의 회로도.

도 7은 제4 실시예에 따른 센스 증폭기 회로의 회로도.

도 8은 제5 실시예에 따른 센스 증폭기 회로의 회로도.

도 9는 제6 실시예에 따른 센스 증폭기 회로의 회로도.

도 10은 제7 실시예에 따른 센스 증폭기 회로의 회로도.

도 11은 종래 기술에 따른 센스 증폭기 회로의 회로도.

도 12는 일반적인 NOR 회로의 회로도.

도 13은 종래 기술의 NOR 회로의 회로도.

〈도면의 주요 부분에 대한 부호의 설명〉

11,51,71,81,91,101,111: 증폭기 회로단

12,52,72,82,92,102,112: 출력 회로단

SA1∼SA6: 센스 증폭기 회로

CELL: 메모리 셀

D,DB: 디지트선 쌍

YSW: 스위치 회로

B,BB: 판독 버스

M1∼M13: 트랜지스터

INV1∼INV5: 인버터 회로

NOR1: NOR 회로

AND1,AND2: AND 회로

WRB, WRBB: 데이타 버스

OBuff: 출력 버퍼

이제 도면을 참조하여, 본 발명의 실시예를 설명하게 될 것이다. 도 1은 도 11의 종래의 기술과 유사한, 1 단으로 형성된 센스 증폭기를 정적 메모리에 적용하는 회로 구성을 도시한 본 발명의 제1 실시예의 회로도이다. 다음에서, 도11과 동일한 구성을 갖는 소자들은 상세한 설명을 생략하면 동일한 참조 기호를 갖는다. 도 1에 있어서, 메모리 셀 어레이(MARY)의 구성은 도 11의 경우와 동일하다. 따라서, 선택적으로 판독된 메모리 셀 정보는 판독 버스(B, BB)를 통해 센스 증폭기 회로(SA1)로 입력된다. 센스 증폭기 회로(SA1)는 증폭기 회로단(11)에서 중간 증폭 신호(S, SB)를 발생하고, 중간 증폭 신호(S, SB)의 값에 응답하여 출력 회로단(12)으로부터 데이타 버스(WRB)로 센스 증폭기 출력 신호(13)를 출력한다.

상기 증폭기 회로단(11)은 차동 증폭기로 형성되는 nMOS 트랜지스터(M1, M2), 전류원으로 제공되는 nMOS 트랜지스터(M3), 부하로 제공되는 pMOS 트랜지스터(M4, M5), 및 등화를 위한 pMOS 트랜지스터(M6)로 구성된다. 이들 트랜지스터의 기본 접속 관계는 도 11에 도시된 종래 기술의 센스 증폭기 회로단(SA2)의 증폭기 회로단(111)과 동일하다. 본 실시예의 증폭기 회로단(11) 및 종래 기술 증폭기 회로단(111) 사이의 차이점은 등화기 트랜지스터가 종래 기술의 nMOS 트랜지스터(M26)에서 본 실시예의 pMOS 트랜지스터(M6)로 변환되었다는 점이다. 따라서, 제어 신호(SE2)의 레벨은 종래 기술의 제어 신호(SE2B)의 레벨과 반대가 된다.

출력 회로단(12)은 인버터 회로(INV1, INV2, 및 INV3) 및 구동 트랜지스터(M7, M8)로 구성된다. 인버터 회로(INV1, INV3)는 증폭기 회로단(11)으로부터 중간 증폭 신호(SB, S)를 각각 수신한다. 구동 트랜지스터(M7, M8)는 공통 드레인 단자로부터 센스 증폭기 출력 신호(13)를 출력하는 인버터 회로로 구성된다.

본 실시예는 증폭기 회로단(11)의 등화기 트랜지스터가 pMOS 트랜지스터(M6)로 구성되는 중요한 특징을 갖는다. 본 실시예에서, 센스 증폭기 회로(SA1)가 비활성화 상태일 때, 출력 회로단(12)의 구동 트랜지스터(M7, M8)를 턴 오프하는 신호는 pMOS 트랜지스터(M6)를 이용하여 발생된다. 즉, 도 11에 도시된 종래의 기술에 있어서, 상기 센스 증폭기 회로(SA2)가 비활성화 상태일 때, 등화기 트랜지스터(M26)가 노드 A 및 B에서의 전위를 등화시키기 위해서만 이용되고, 구동 트랜지스터(M27, M28)의 턴-오프는 NOR21 및 NOR22에 의해 처리된다. 이와는 대조적으로, 본 실시예의 등화기 트랜지스터(M6)는 노드 A 및 B의 전위의 등화 및 구동 트랜지스터(M7, M8)의 턴-오프 동작을 모두를 처리한다. 따라서, 종래 기술의 NOR21 및 NOR22는 노드 A 및 B에 부가되는 부하 캐패시터를 줄여 제거할 수 있으므로, 센스 증폭 회로의 동작 속도가 증가될 수 있다.

여기서, 등화를 위해 nMOS 트랜지스터(M26)에 연결된 구동 트랜지스터(M27, M28)가 턴-오프될 수 없는 도 11의 종래 기술의 회로를 설명하게 될 것이다. 상술한 바와 같이, 센스 증폭기 회로(SA2)의 비활성화 상태에서, 노드 A 및 B의 전위는 (Vcc-Vth)에 근접하게 설정된다. 그러나, nMOS 트랜지스터의 소스 및 드레인 전압 모두가 고 전위가 될 때, 온 상태의 트랜지스터를 유지하기가 어렵게 된다. 즉, 소스 전위가 소정값으로 상승되면, 트랜지스터가 턴 오프되어 버려, 소스 전위와 드레인 전위가 불일치하게 되고, 전위 불일치가 발생한다. 이것은 노드 A 및 B에 나타나는 전위 불일치를 야기하여 인버터 회로를 턴 오프하는 논리 레벨을 얻지 못하는 경우가 있다. 이것은 노드 A 및 B의 전위와 관련없는 구동 트랜지스터(M27, M28)의 턴 오프를 가능하게 하기 위해 NOR21 및 NOR22를 종래 기술 회로에 제공하기 때문이다.

다음, 본 실시예의 회로 동작을 설명하게 될 것이다. 센스 증폭기 회로(SA1)의 동작은 제어 신호(SE1, SE2)에 의해 제어된다. 즉, 제어 신호(SE1, SE2)가 저 레벨일 때, 센스 증폭기 회로(SA1)는 비활성화 상태가 된다. 따라서, 노드 A 및 B의 전위는 종래 기술과 유사하게 전위(Vcc-Vth)로 설정되는데, 여기서, Vth는 트랜지스터(M4, M5)의 임계치이다. 트랜지스터(M6)는 이 때에 턴 온되므로, 중간 증폭 신호(S, SB)는 논리 레벨로 고 레벨이 된다. 따라서, 고 레벨 신호가 출력 회로단(12)의 인버터 회로(INV1, INV3)로 입력되고, 구동 트랜지스터(M7, M8)는 센스 증폭기 출력 신호(13)를 고 임피던스 상태로 출력하고 완전히 턴 오프된다.

다음, 제어 신호(SE2)가 저 레벨로 유지되는 동안 제어 신호(SE1)가 고 레벨이 되어 센스 증폭기 회로(SA1)는 대기 상태를 발생한다. 따라서, 트랜지스터(M3)가 턴 온되어 트랜지스터(M1, M2)가 작동된다. 그러므로, 노드 A 및 B의 전위는 중간 전위(Vcc/2)를 향해 이동한다,

그 다음, 센스 증폭기 회로(SA1)가 활성화 상태가 되도록 제어 신호(SE1)가 고 레벨로 유지되는 동안 제어 신호(SE2)가 고 레벨로 발생된다. 따라서, 증폭기 회로단(11)은 판독 버스(B, BB)로부터 입력된 메모리 셀 정보를 기초로 한 중간 증폭 신호(S, SB)를 출력하므로, 구동 트랜지스터(M7, M8)가 동작되어 센스 증폭기 출력 신호(13)가 출력된다.

도 2를 참조하여, 본 실시예와 종래 기술의 동작 특성을 비교하게 될 것이다. 도면의 실선과 점선은 각각 본 실시예와 도 11의 종래 기술의 특성을 표시한다. 가로 좌표의 시간 축에서, t1 및 t2는 제어 신호(SE1, SE2)가 각각 턴 온되었을 경우의 시간을 나타낸다. 또한, t3 및 t4는 본 실시예 및 종래 기술의 중간 증폭 신호(S, SB)의 논리 레벨이 각각 결정되는 시간이다. 여기서, 제어 신호(SE2)는 종래 기술의 제어 신호(SE2B)의 역에 대응된다. 시간 t1 이전의 시간 동안 센스 증폭기 회로는 비활성화 상태에 있다. 중간 증폭 신호(S, SB)의 전위 비교는 본 실시예에서 신호(S, SB)가 동일한 전위를 갖는 것과는 대조적으로 종래 기술에서는 분산된다는 것을 보여준다. 제어 신호(SE1)가 고 레벨이 될 때, 신호(S, SB)는 중간 전위로 집중된다. 즉, 시간 t1 및 t2 사이의 간격 동안 센스 증폭기 회로는 대기 상태이다. 다음에 제어 신호(SE2)가 시간 t2에서 고 레벨이 되면, 센스 증폭기 회로가 활성화 상태가 되므로, S 및 SB 사이의 전위차가 커지게 된다. 이 경우, 이러한 큰 차이는 본 실시예와 종래 기술 사이의 전위차의 확장률을 발생한다. 즉, 본 실시예에서 전위차가 시간 t3에서 결정되는 것과는 대조적으로, 종래의 기술에서는 시간 t4에서 전위차가 결정된다고 할 수 있다. 이러한 지연 시간의 차이는 증폭기 회로단의 노드 A 및 B에 부가되는 부하 캐패시터의 상술된 차이에 의해 발생된다.

도 3은 본 실시예의 부하 트랜지스터(M4, M5) 및 증폭기 회로단(11)의 등화기 트랜지스터(M6)의 평면 레이 아웃의 개략도이다. 본 실시예에서, 부하 트랜지스터(M4, M5)에서와 동일한 도전 형태를 갖는 등화기 트랜지스터(M6)를 배치하여, 이들 트랜지스터의 드레인 단자의 확산층을 분할할 수 있다. 따라서, 노드 A 및 B의 부하 캐패시터를 보다 감소시킬 수 있다.

도 4는 센스 증폭기 회로를 구성하는 트랜지스터 소자 수에 따른 센스 증폭기 회로의 증폭 동작이 시작되는 시간부터 데이타 버스(WRB)로 센스 증폭기 출력 신호의 출력까지의 지연 시간 관계가 도시된다. 도면에서, 종래 기술과 본 실시예의 회로를 약 1Mbit의 SRAM으로 가정하여 비교하였다. 본 실시예에서는, 종래 기술보다 22% 작은 소자 수를 가지고 약 40%의 동작 속도의 향상을 실현할 수 있다. 소자 수의 감소 효과 외에, 등화기 트랜지스터의 소스 및 드레인의 부하가 현저하게 감소되므로, 이들 트랜지스터에서는 긴 시간 동안 높은 구동 능력 수행이 요구되지 않는다. 따라서, 등화기 트랜지스터의 크기를 작게 제조할 수 있으므로 또한 레이아웃 면적 및 동작 전류의 감소 효과를 얻을 수 있다.

그 다음, 도 5에 있어서, 본 발명의 제2 실시예가 도시될 것이다. 본 실시예에서, 제1 실시예의 회로와는 대조적으로, 게이트로 제어 신호(SE1)를 수신하는 pMOS 트랜지스터(M4A, M5A)는 부하 트랜지스터(M4, M5)와 병렬로 접속된다. 따라서, 센스 증폭기 회로가 비활성화 상태일 때, 보다 안정된 논리 레벨을 얻을 수 있도록 노드 A 및 B의 전위는 Vcc로 고정된다. 그러므로, 트랜지스터(M4A, M5A)의 유일한 목적은 이들 트랜지스터의 임계치(약 0.7V)에 대응하는 값만큼 트랜지스터(M4, M5)의 전위를 상승시키는 것이므로, 소규모의 트랜지스터(M4A, M5A)가 이용될 수 있다. 소자의 증가에 의해 야기되는 노드 A 및 B의 캐패시터의 증가가 감소되므로, 고속의 동작이 유지될 수 있다.

그 다음, 도 6을 참조하여 본 발명의 제3 실시예를 설명하게 된다. 본 실시예에서, 제1 실시예의 디지트선 선택을 위한 스위치 회로(YSW) 및 센스 증폭기 회로가 집적화된다. 차동 증폭기는 각각의 게이트로 디지트선 쌍(D1, DB1)의 신호를 수신하는 nMOS 트랜지스터(M2A, M1A)에 의해 형성되고, 디지트선 선택 신호(SEll)는 공통 드레인과 접지에 사이에 접속된 nMOS 트랜지스터(M3A)의 게이트로 입력된다. 이와 유사하게, 차동 증폭기 회로가 게이트로 디지트선 쌍(D2, DB2)의 신호를 수신하는 nMOS 트랜지스터(M2B, M1B)에 의해 형성되고, 디지트선택 신호(SE12)가 이들의 공통 소스 및 접지 사이에 접속된 nMOS 트랜지스터(M3B)의 게이트로 입력된다. 이들 차동 증폭기는 판독 버스(B)로 중간 증폭 신호(S)를 출력하고 판독 버스(BB)로 중간 증폭 신호(SB)를 출력하도록, 트랜지스터(M1A, M1B 및 M2A, M2B)의 각각의 드레인에 공통으로 접속되어, 다수의 디지트선 쌍에 대응되도록 형성된다. 여기서, 이들 차동 증폭기 회로에 접속되는 부하는 공통이므로, 교차 결합 방법으로 접속되는 게이트 및 드레인을 갖는 pMOS 트랜지스터(M4, M5)가 이들 증폭기 회로에 접속된다. 또한, 중간 증폭 신호들(S, SB) 사이의 등화기 pMOS 트랜지스터(M6), 및 인버터 회로(INV1-INV3)에 연결되는 구동 트랜지스터(M7, M8)가 제1 실시예와 동일한 구성을 갖는다.

이러한 구성에 있어서, 제1 실시예의 제어 신호(SE1)에 대응되는 디지트 선택 신호(SEll)가 선택될 때, 입력으로 디지트선(D1, DB1)의 전위를 갖는 차동 증폭기가 M1A, M2A 및 M4, M5에 의해 형성되어, 제1 실시예의 경우와 유사한 회로를 구현할 수 있다. 선택되지 않은 디지트선(D2, DB2)에 대응되는 트랜지스터(M2B, M1B)의 드레인이 부하로 노드 A 및 B에 접속되는 것을 주목하자. 따라서, 본 실시예가 이들 부하 캐패시터가 작은 경우에 적용될 때 중간 증폭 신호(S, SB)의 요구 속도를 적절하게 하기 위해 효과적이다.

다음, 도 7에 도시된 바와 같이, 본 발명의 제4 실시예가 설명될 것이다. 본 실시예에서, 데이타 버스(WRB) 선의 스위칭 속도를 향상시키는 회로가 출력 버퍼로부터 출력된 데이타를 보다 증가시키기 위해 설치된다. 본 실시예의 센스 증폭기 회로(SA3)는 제1 실시예의 센스 증폭기 회로(SA1)에 제어 신호(SE1, SE2)의 버퍼부를 포함하여 얻을 수 있다. 이 버퍼부는 AND 회로(AND1, AND2)로 구성되고, 제어 신호(SE1, SE2)를 발생하기 위해, 블록 선택 신호(SB)를 이용하여 모든 블록에 공통인 제어 신호(SS1, SS2)의 입력에 따라 이들을 선택한다. 데이타 버스 전위 제어 신호(BC1)는 제어 신호(SS1, SS2)를 입력하고, 제어 신호(SS1)가 고 레벨이 되고 제어 신호(SS2)가 저 레벨이 될 때만, 데이타 버스(WRB)를 nMOS 트랜지스터(M9) 및 pMOS 트랜지스터(M10)를 모두 턴 온하여 전위(Vcc/2) 프리차지 한다.

즉, 데이타 버스(WRB)는 센스 증폭기 회로가 대기 상태일 경우에만 프리차지된다. 이 경우, 구동 트랜지스터(M9, M10)의 게이트-소스 전위가 이들의 임계치에 근접한 중간 전위 주위에서 턴 오프되도록 구동 트랜지스터(M9, M10)의 소스 전위가 상승된다. 만일 데이타 버스(WRB)가 제어 신호(SE2)가 고 레벨이 되고 센스 증폭기 회로가 활성화 상태에 되기 전에 프리차지된다면, 센스 증폭기 회로(SA3)의 구동 트랜지스터(M7, M8)는 중간 전위에서부터 센스 증폭기 출력 신호(73)를 구동한다. 따라서, 데이타 판정 시간이 현저하게 향상될 것이다.

다음에는, 도 8을 참조하여, 본 발명의 제5 실시예가 도시될 것이다. 본 실시예에서, 데이타 버스는 두개의 선(WRB, WRBB)으로 구성된다. 이들 버스는 출력 버퍼(OBuff)로 데이타 신호를 차별적으로 전송한다. 본 실시예의 센스 증폭기 회로(SA4)의 출력 회로단(82)은 증폭기 회로단(81)으로부터, 각각 중간 증폭 신호(S, SB)를 수신하는 인버터(INV1, INV2), 및 이들 인버터 회로의 출력을 수신하는 nMOS 구동 트랜지스터(M7', M8)로 구성된다. 구동 트랜지스터(M7', M8)의 각각의 드레인은 다수의 회로 블록에 공통으로 접속되는 데이타 버스(WRB, WRBB)에 접속된다. 또한, 부하 소자로 작용하도록 교차 결합법으로 접속된 게이트와 드레인을 갖는 pMOS 트랜지스터(M11, M12), 및 데이타 버스 등화를 위한 pMOS 트랜지스터(M13)를 구비한, 데이타 버스 부하 회로(BC2)로, 데이타 버스(WRB, WRBB)가 제공된다.

본 실시예에서, 데이타가 센스 증폭기 회로(SA4)로부터 출력되기 전에 제어 신호(SE3)가 저 레벨로 발생되어, 데이타 버스(WRB, WRBB)가 (Vcc-Vth)로 프리차지된다. 제어 신호(SE3)는 활성화 상태로의 센스 증폭기 회로(SA4)의 충전과 동시에 고 레벨로 변환된다. 그리고, 구동 트랜지스터(M7', M8)는 데이타 버스(WRB, WRBB) 중 하나의 전위로 풀 다운된다. 부하 트랜지스터(M11, M12)는 궤환되고, 부하 트랜지스터는 다른 버스의 전위로 풀 업된다. 본 실시예의 경우, 데이타 버스(WRB, WRBB)는 고속 판독이 가능하도록 등화 상태에서부터 구동된다. 그 밖의, 본 실시예의 데이타 버스는 두개의 선으로 구성된다. 하지만, 구동 트랜지스터(M7', M8)는 작은 면적을 갖는 nMOS 트랜지스터만을 이용하여 구성할 수 있고, 인버터 회로의 1 단을 생략할 수 있다. 따라서, 센스 증폭기 회로의 동작 속도를 증가시키면서, 레이 아웃 면적을 감소시킬 수 있다.

다음, 도 9는 본 발명의 제6 실시예가 도시될 것이다. 본 실시예에서, 센스 증폭기 회로(SA5)의 증폭기 회로단(91)의 트랜지스터의 도전 형태는 제1 실시예의 증폭기 회로단(11)의 도전 형태와 반대가 된다. 즉, 판독 버스(B, BB)가 각각 pMOS 트랜지스터(M2', M1')의 게이트로 접속된다. 이들 트랜지스터(M1', M2')는 차동 증폭기를 형성하고, 제어 신호(SE1)는 이들 트랜지스터의 공통 소스의 입력이 된다. 또한, 교차 결합 방법으로 결합된 게이트 및 드레인을 갖는 nMOS 트랜지스터(M4', M5')는 접지 전위와 트랜지스터(M1', M2')의 각각의 드레인 사이에 부하 트랜지스터로 접속된다. 등화 nMOS 트랜지스터(M6')는 노드 A 및 B 사이에 접속되고, 트랜지스터(M6')의 게이트는 제어 신호(SE2B)를 수신한다. 그러므로, 제어 신호(SE2B)는 제1 실시예의 제어 신호(SE2)의 반전 신호에 대응된다. 또한, 출력 회로단(92)에서는, 중간 증폭 신호(S)가 인버터(INV1)를 통해 구동 트랜지스터(M7)의 게이트로 입력되고, 중간 증폭 신호(SB)는 구동 트랜지스터(M8)의 게이트로 직접 입력된다.

본 실시예에서, 등화기 트랜지스터(M6')는 nMOS 트랜지스터로 구성된다. 그 이유는, 센스 증폭기 회로(SA5)가 비활성화 상태일 때, 노드 A 및 B의 전위가 (GND+Vth)로 설정되기 때문인데, 여기서 GND는 접지 전위이며 Vth는 부하 트랜지스터(M4', M5')의 임계치이다. 이 경우, 만일 등화기 트랜지스터(M6')가 pMOS 트랜지스터로 형성된다면, 드레인의 전위가 소정 레벨로 감소되었을 때, 온 상태를 유지하기가 어렵다. 따라서, 트랜지스터가 소스 및 드레인의 전위가 등화되기 전에 턴 오프되게 되므로, 노드 A 및 B로 정확한 논리 레벨을 출력하는 것이 가능하다. 본 실시예에서, 부하 트랜지스터 및 등화기 트랜지스터를 nMOS 트랜지스터로 형성함으로써 트랜지스터의 성능이 향상되고, 트랜지스터의 크기 감소가 가능하게 된다. 그 결과, 노드 A 및 B의 부하 캐패시터를 감소시킬 수 있다. 그러므로, 도시된 출력 회로단(92)에서, 제1 실시예의 인버터 회로인 INV1 및 INV2가 생략될 수 있다. 데이타 버스(WRB)의 부하가 너무 크지 않을 때에도, 그러한 회로 구성이 또한 가능하게 된다. 본 실시예의 경우, 센스 증폭기를 구성하는 소자의 수는 9개로, 제1 실시예와 비교하여 5개가 감소되고, 종래 기술과 비교하여 약 50%로 소자 수를 감소할 수 있다.

그 다음, 도 10을 참조하며 본 발명의 제7 실시예가 도시된다. 증폭기 회로단(101)에 있어서, 부하 트랜지스터는 pMOS 트랜지스터(M4, M5)로 형성되고, 등화기 트랜지스터는 nMOS 트랜지스터(M6)로 형성되고, 차동 증폭기는 nMOS 트랜지스터(M1, M2)로 형성된다. 증폭기 회로단(101)의 전류원은 전 시간에 걸쳐 턴 온되며 전위선(VR)을 통해 모든 블록에서 공통으로 접속되는 nMOS 트랜지스터(M3')이다. 제어 회로(SE1)는 부하 트랜지스터(M4, M5)의 공통 소스로 입력된다. 제1 실시예의 SE2의 반전 신호에 대응되는 제어 신호(SE2B)는 등화기 트랜지스터(M6)의 게이트로 입력된다. 본 실시예에서, 데이타 버스는 제5 실시예와 동일하게 두개의 선(WRB, WRBB)으로 구성된다. 더군다나, 데이타 버스(WRB,WRBB) 상의 부하가 비교적 작을 때는, 도면에 지적된 바와 같이 인버터 회로가 출력 회로단(102)으로부터 생략된다.

본 실시예에서, 등화기 트랜지스터(M6)는 nMOS 트랜지스터로 형성된다. 그 이유는 센스 증폭기 회로(SA5)가 비활성화 상태일 때, 노드 A 및 B의 전위가 (GND+Vth)로 설정된다는 점에서 제6 실시예와 동일하기 때문이다. 다시 말해서, 센스 증폭기 회로(SA6)가 비활성화 상태일 때, 제어 신호(SE1)는 저 레벨이고 제어 신호(SE2B)는 고 레벨이다. 따라서, 부하 트랜지스터(M4, M5)는 턴 온되지 않고 노드 A 및 B의 전위는 (GND+Vth)로 설정되는데, 여기서, Vth는 트랜지스터(M3')의 임계 전압이다. 따라서, 등화기 트랜지스터(M6)를 nMOS 트랜지스터로 이용함으로써, 센스 증폭기 회로(SA6)가 비활성화 상태일 때 저 레벨 신호 출력을 보장할 수 있다. 본 실시예에서, 센스 증폭기 회로(SA6)의 소자 수는 7개로 감소될 수 있다. 이 소자 수는 종래 기술의 39%이다.

본 발명에 의하면, 등화기 트랜지스터의 프리차아징 전위에 응답하는 메모리 셀을 선택함으로써, 증폭기 회로단의 출력 단자인 노드 A 및 B에 부가된 부하 캐패시터를 감소시키는 것이 가능하게 된다. 즉, 노드 A 및 B의 전위의 등화가 적절하게 실현되므로, 인버터 회로만을 사용하여 출력 회로단의 버퍼 회로 형성이 가능하게 되었다.

상술된 바와 같이, 본 발명에 따라 센스 증폭기 회로의 증폭기 출력단으로부터, 출력 회로단의 구동 트랜지스터를 턴 오프시킬 수 있는 논리 레벨 출력이 가능하게 되므로, 출력 회로단의 버퍼로 이용되는 인버터 회로의 수는 데이타 버스에서 요구되는 동작 속도 및 부하에 따라 결정된다.

본 발명은 도시된 실시예에 제한되지 않지만, 본 발명의 영역이나 정신에 벗어나지 않는 범위에서 수정이나 변형 가능하다.

Claims

활성화 상태 및 비활성화 상태에서 동작 가능한 센스 증폭기 회로에 있어서,

감지될 입력 신호가 공급되는 제1 및 제2 입력 노드;

동작 전압을 전달하는 전압선;

제1 및 제2 출력 노드;

제1 제어 신호의 활성화 레벨에 응답하여 활성화 레벨을 취하고, 상기 제1 제어 신호의 비활성화 레벨에 응답하여 비활성화 레벨을 취하는 제어 노드;

상기 제어 노드와 상기 제1 출력 노드 사이에 접속된 소스-드레인 경로 및 상기 제1 입력 노드에 접속된 게이트를 갖는 제1 채널형의 제1 트랜지스터;

상기 제어 노드와 상기 제2 출력 노드 사이에 접속된 소스-드레인 경로 및 상기 제2 입력 노드에 접속된 게이트를 갖는 상기 제1 채널형의 제2 트랜지스터;

상기 전압선과 상기 제1 출력 노드 사이에 동작 가능하게 접속된 소스-드레인 경로 및 상기 제2 출력 노드에 접속된 게이트를 갖는 제2의 반대 채널형의 제3 트랜지스터;

상기 전압선과 상기 제2 출력 노드 사이에 동작 가능하게 접속된 소스-드레인 경로 및 상기 제1 출력 노드에 접속된 게이트를 갖는 상기 제2 채널형의 제4 트랜지스터; 및

상기 제1 출력 노드와 상기 제2 출력 노드 사이에 접속된 소스-드레인 경로 및 상기 제1 제어 신호와는 다른 제2 제어 신호가 공급되는 게이트를 갖는 상기 제2 채널형의 등화기 트랜지스터를 포함하며, 상기 등화기 트랜지스터는, 상기 제2 제어 신호의 상기 활성화 레벨에 응답하여 도전 상태가 되고, 상기 제2 제어 신호의 상기 비활성화 레벨에 응답하여 비도전 상태가 되는 것을 특징으로 하는 센스 증폭기 회로.
제1항에 있어서, 추가의 동작 전압을 전달하는 추가의 전압선; 및

상기 추가의 전압선과 상기 제어 노드 사이에 접속된 소스-드레인 경로 및 추가의 제어 신호가 공급되는 게이트를 갖는 상기 제1 채널형의 제5 트랜지스터를 더 포함하며, 상기 추가의 제어 신호는 상기 제5 트랜지스터를 상기 비활성화 상태일 때에는 비도전 상태로 만들고, 상기 활성화 상태일 때에는 도전 상태로 만드는 것을 특징으로 하는 센스 증폭기 회로.
제2항에 있어서, 상기 제1 채널형은 N 채널형이고 상기 제2 채널형은 P 채널형이며, 상기 동작 전압은 상기 추가의 동작 전압보다 높은 것을 특징으로 하는 센스 증폭기 회로.
제1항에 있어서, 상기 제1 채널형은 P 채널형이고 상기 제2 채널형은 N 채널형이며, 상기 동작 전압은 접지 레벨인 것을 특징으로 하는 센스 증폭기 회로.
제2항에 있어서, 상기 전압선과 상기 제1 출력 노드 사이에 동작 가능하게 접속된 소스-드레인 경로 및 상기 추가의 제어 신호가 공급되는 게이트를 갖는 상기 제2 채널형의 제6 트랜지스터; 및

상기 전압선과 상기 제2 출력 노드 사이에 동작 가능하게 접속된 소스-드레인 경로 및 상기 추가의 제어 신호가 공급되는 게이트를 갖는 상기 제2 채널형의 제7 트랜지스터를 더 포함하며, 상기 추가의 제어 신호는 상기 제6 및 제7 트랜지스터를 상기 비활성화 상태일 때에는 도전 상태로 만들고, 상기 활성화 상태일 때에는 비도전 상태로 만드는 것을 특징으로 하는 센스 증폭기 회로.
제1항에 있어서, 상기 제2 제어 신호는 상기 제1 제어 신호가 상기 활성화 레벨을 취한 후에 상기 비활성화 레벨을 취하는 것을 특징으로 하는 센스 증폭기 회로.
제1항에 있어서, 상기 센스 증폭기 회로는 제1 내지 제3 상태중 하나를 취할 수 있고, 상기 제1 제어 신호 및 상기 제2 제어 신호는 각각 상기 비활성화 레벨 및 상기 활성화 레벨을 취하여 상기 센스 증폭기 회로를 상기 제1 상태로 만들고, 상기 제1 제어 신호 및 상기 제2 제어 신호는 상기 활성화 레벨을 취하여 상기 센스 증폭기 회로를 상기 제2 상태로 만들며, 상기 제1 제어 신호 및 상기 제2 제어 신호는 각각 상기 활성화 레벨 및 상기 비활성화 레벨을 취하여 상기 센스 증폭기 회로를 상기 제3 상태로 만드는 것을 특징으로 하는 센스 증폭기 회로.
활성화 상태 및 비활성화 상태에서 동작 가능한 센스 증폭기 회로에 있어서,

감지될 입력 신호가 공급되는 제1 및 제2 입력 노드;

동작 전압을 전달하는 전압선;

제1 및 제2 출력 노드;

상기 활성화 상태에서는 활성화 레벨을 취하고, 상기 비활성화 상태에서는 비활성화 레벨을 취하는 제어 노드;

회로 노드;

상기 회로 노드와 상기 전압선 사이에 접속된 전류원;

상기 회로 노드와 상기 제1 출력 노드 사이에 접속된 소스-드레인 경로 및 상기 제1 입력 노드에 접속된 게이트를 갖는 제1 채널형의 제1 트랜지스터;

상기 회로 노드와 상기 제2 출력 노드 사이에 접속된 소스-드레인 경로 및 상기 제2 입력 노드에 접속된 게이트를 갖는 상기 제1 채널형의 제2 트랜지스터;

상기 제어 노드와 상기 제1 출력 노드 사이에 접속된 소스-드레인 경로 및 상기 제2 출력 노드에 접속된 게이트를 갖는 제2 채널형의 제3 트랜지스터;

상기 제어 노드와 상기 제2 출력 노드 사이에 접속된 소스-드레인 경로 및 상기 제1 출력 노드에 접속된 게이트를 갖는 상기 제2 채널형의 제4 트랜지스터; 및

상기 제1 출력 노드와 상기 제2 출력 노드 사이에 접속된 소스-드레인 경로 및 등화기 트랜지스터를 상기 비활성화 상태에서는 도전 상태로 만들고, 상기 활성화 상태에서는 비도전 상태로 만드는 제어 신호가 공급되는 게이트를 갖는 상기 제1 채널형의 등화기 트랜지스터를 포함하며,

상기 전류원은 상기 회로 노드와 상기 전압선 사이에 접속되고, 상기 회로 노드에 접속된 게이트를 갖는 상기 제1 채널형의 제5 트랜지스터를 포함하며, 상기 동작 전압은 접지 레벨인 것을 특징으로 하는 센스 증폭기 회로.
제8항에 있어서, 상기 제1 채널형은 N 채널형이고, 상기 제2 채널형은 P 채널형인 것을 특징으로 하는 센스 증폭기 회로.
메모리 회로에 있어서,

한 쌍의 제1 디지트선;

한 쌍의 제2 디지트선;

상기 제1 및 제2 디지트선에 결합된 적어도 하나의 메모리 셀;

한 쌍의 데이터 버스선; 및

상기 한 쌍의 데이터 버스선들 사이에 접속된 소스-드레인 경로 및 등화기 트랜지스터를 비활성화 상태일 때는 도전 상태로 만들고 활성화 상태일 때는 비도전 상태로 만드는 제1 제어 신호가 공급되는 게이트를 갖는 제1 채널형의 등화기 트랜지스터, 제1 전원 전압을 전달하는 제1 전원선, 상기 제1 전원선과 상기 데이터 버스선들 중 하나 사이에 동작 가능하게 접속된 소스-드레인 경로 및 상기 데이터 버스선들중 다른 하나에 접속된 게이트를 갖는 상기 제1 채널형의 제1 트랜지스터, 상기 제1 전원선과 상기 데이터 버스선들중 상기 다른 하나 사이에 동작 가능하게 접속된 소스-드레인 경로 및 상기 데이터 버스선중 상기 하나에 접속된 게이트를 갖는 상기 제1 채널형의 제2 트랜지스터, 제2 전원 전압을 전달하는 제2 전원선, 제1 및 제2 회로 노드, 상기 제1 회로 노드와 상기 데이터 버스선들중 상기 하나 사이에 접속된 소스-드레인 경로 및 상기 제1 디지트선들중 하나에 접속된 게이트를 갖는 제2 채널형의 제3 트랜지스터, 상기 제1 회로 노드와 상기 데이터 버스선들중 상기 다른 하나 사이에 접속된 소스 드레인 경로 및 상기 제1 디지트선들중 다른 하나에 접속된 게이트를 갖는 상기 제2 채널형의 제4 트랜지스터, 상기 제1 회로 노드와 상기 제2 전원선 사이에 접속되고, 그 제어 게이트에는, 상기 제1 디지트선들 사이에 제1 신호가 감지된 것으로 나타난 경우 제5 트랜지스터를 도전 상태로 만드는 제2 제어 신호가 공급되는 상기 제2 채널형의 제5 트랜지스터, 상기 제2 회로 노드와 상기 데이터 버스선들중 상기 하나 사이에 접속된 소스-드레인 경로 및 상기 제2 디지트선들중 하나에 접속된 게이트를 갖는 상기 제2 채널형의 제6 트랜지스터, 상기 제2 회로 노드와 상기 데이터 버스선들중 상기 다른 하나 사이에 접속된 소스-드레인 경로 및 상기 제2 디지트선들중 다른 하나에 접속된 게이트를 갖는 상기 제2 채널형의 제7 트랜지스터, 및 상기 제2 회로 노드와 상기 제2 전원선 사이에 접속되고 그 게이트에는, 상기 제2 디지트선들 사이에 제2 신호가 감지된 것으로 나타난 경우에 제8 트랜지스터를 도전 상태로 만드는 제3 제어 신호가 공급되는 게이트를 갖는 상기 제2 채널형의 제8 트랜지스터를 포함하는 센스 증폭기 회로

를 포함하는 것을 특징으로 하는 메모리 회로.
제10항에 있어서, 상기 제1 채널형은 P 채널형이고, 상기 제2 채널형은 N 채널형이며, 상기 제1 전원 전압은 상기 제2 전원 전압보다 높은 것을 특징으로 하는 메모리 회로.