KR0158113B1 - 비트라인 프리차아지회로와 등화회로 및 그 배치방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속하는 기술 분야 :
본 발명은 비트라인 프리차아지회로와 등화회로 및 그 배치방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 :
센스앰프회로에 단위메모리셀블럭이 공통으로 접속되는 종래의 프리차아지회로 및 등화회로에서는 분리게이트로 구분되는 비트라인의 영역에 따라 프리차아지 및 등화특성이 다르므로서 엑세스동작이 느리고 오동작이 발생하는 등의 문제점이 있었다.
3. 발명의 해결방법의 요지 :
본 발명에서는 분리게이트로 구분되는 각 영역마다 프리차아지회로 및 등화회로를 구비하므로서 프리차아지 및 등화특성을 개선하였다.
4. 발명의 중요한 용도 :
반도체 메모리장치.
Description
제1도는 종래기술에 의한 프리차아지회로 및 등화회로의 제1배치도.
제2도는 종래기술에 의한 프리차아지회로 및 등화회로의 제2배치도.
제3도는 본 발명에 의한 프리차아지회로 및 등화회로의 제1배치도.
제4도는 본 발명에 의한 프리차아지회로 및 등화회로의 제2배치도.
제5도는 본 발명에 의한 프리차아지회로 및 등화회로의 제3배치도.
제6도는 본 발명에 의한 프리차아지회로 및 등화회로의 제4배치도.
본 발명은 반도체 메모리장치에 관한 것으로, 특히 프리차아지회로 및 등화회로를 효율적으로 배치하여 저전원전압에서 액세스동작특성을 개선하기 위한 프리차아지회로 및 등화회로의 배치방법에 관한 것이다.
통상적으로, 반도체 메모리장치에 있어서, 프리차아지회로와 등화회로는 스탠바이(stand-by) 상태에서 지정된 한쌍의 비트라인을 동일한 전압레벨 예컨대, 반의 전원전압레벨(half VCC, 여기서 VCC는 전원전압레벨이다.)로 프리차아지(precharge) 및 등화시킨다. 상기와 같이 비트라인을 프리차아지 및 등화시키는 이유는, 엑세스(access)동작시 메모리셀에 저장된 전하와 비트라인의 기생커패시턴스간에 발생되는 차아지셰어링(charge sharing)으로 인한 전압스윙(voltage swing)폭을 줄이고 상기 차아지셰어링동작을 고속으로 수행하기 위해서이다. 따라서 반도체 메모리장치에 프리차아지회로 및 등화회로의 탑재를 필수적으로 하고 있다.
프리차아지회로 및 등화회로에 관련된 기술들은 여러 논문들과 특허출원을 통하여 널리 알려져 있다.
제1도 및 제2도는 종래기술에 의한 프리차아지회로 및 등화회로의 배치를 나타내는 배치도이다.
제1도를 참조하면, 한쌍의 비트라인은 떨어져 있는 메모리셀들과 공통으로 접속되고, 각각의 메모리셀영역에는 프리차아지회로 및 등화회로가 구비된다. 제1메모리셀(2)을 포함하는 영역을 제1영역(6)이라 하고 제2메모리셀(4)을 포함하는 영역을 제2영역(8)이라 하면, 상기 제1영역(6)과 제2영역(8)사이에 센스앰프회로(1)가 배치된다. 상기 센스앰프회로(1)가 배치된 영역을 또 제3영역(10)이라 한다. 상기 각 영역(6, 8, 10)들의 경계를 구분하여 주는 것이 분리게이트들(24∼30)이다. 제1영역(6)과 제2영역(8)에는 동일구성을 지니는 프리차아지회로들 및 등화회로들이 배치되어 있다.
제1영역(6)에 배치된 프리차아지회로를 참조하면, 상기 프리차아지회로는 한쌍의 비트라인(100, 150)사이에 직렬연결된 엔채널 트랜지스터들(14, 16)로 구성된다. 직렬연결된 엔채널 트랜지스터들(14, 16) 사이의 노드에는 제1프리차아지전압 VBL1이 접속된다. 또 엔채널 트랜지스터들(14, 16)의 게이트들에는 제1등화신호 ØEQ1가 공통으로 접속된다. 제1영역에 배치된 등화회로를 참조하면, 상기 등화회로는 한쌍의 비트라인(100, 150) 사이에 형성된 엔채널 트랜지스터(12)로 구성된다. 상기 엔채널 트랜지스터(12)의 게이트에는 상기 프리차아지회로를 구성하는 엔채널 트랜지스터들(14, 16)과 마찬가지로 제1등화신호 ØEQ1이 접속된다. 제2영역에 있는 프리차아지회로 및 등화회로도 상기 제1영역의 프리차아지회로 및 등화회로와 동일한 구성을 지니고 있다. 또 메모리셀과 센스앰프회로의 구성 및 동작은 당분야에서 널리 알려진 사항이다.
이제 제1도에 도시한 회로들의 동작이 설명된다.
스탠바이상태에서 등화신호들 ØEQ1, ØEQ2를 게이트로 입력하는 엔채널 트랜지스터들(12∼22)은 모두 도통된다. 도통된 엔채널 트랜지스터들(14, 16)과 (20, 22)을 통하여 전달되는 제1 및 제2프리차아지전압 VBL1, VBL2는 상기 프리차아지회로들과 접속된 비트라인들(100, 150)과 (200, 250)을 프리차아지전압레벨 예컨대 전원전압레벨의 반의 전압레벨로 프리차아지시킨다. 이렇게 프리차아지된 비트라인들(100, 150)과 (200, 250)은 상기 엔채널 트랜지스터들(14)와 (16) 및 (20)과 (22)의 제조당시의 물성적 특성으로 비트라인들(100)과 (150) 및 (200)과 (250)을 정확하게 동일한 전압레벨로 프리차아지시키지는 못하는 것이 일반적이다. 이렇게 발생되는 미미한 비트라인들(100)과 (150) 및 (200)과 (250)의 전압차이는 상기 제1 및 제2등화신호 ØEQ1, ØEQ2를 입력하여 도통된 엔채널 트랜지스터(12)와 (18)의 채널을 통하여 동일한 전압레벨로 만들어진다. 여기서 제1영역(6)과 접속된 메모리셀 어레이에 있는 임의의 메모리셀이 선택되면 제1영역에 있는 비트라인쌍(100, 150)에는 선택된 메모리셀에 저장된 메모리비트의 로직에 따라 수십밀리볼트 혹은 수백밀리볼트정도로 전압차이가 발생된다. 이러한 비트라인(100, 150)의 전압은 센스앰프회로(1)로 전달되고 상기 센스앰프회로(1)의 작동에 의해 전원전압 VCC 레벨과 기준전압 VSS레벨로 디벨로프(develope)된다. 이렇게 디벨로프된 비트라인의 전압은 도시되지 아니한 입출력라인을 통해 입력 또는 출력된다.
상기 제1영역(6)이 액세스상태일때는 제2영역(8)이 스탠바이상태이고, 반대로 제2영역(8)이 액세스상태일때는 제1영역(6)이 스탠바이상태가 된다. 상술한 바와 같이 비트라인쌍(100, 150)과 (200, 250)은 프리차아지와 액세스동작을 수행하게 된다.
제2도를 참조하면, 상기 제1도에서 제1영역(5)과 제2영역(8)에 배치되어 있던 프리차아지회로 및 등화회로를 없애고 대신 제3영역(32)에 배치하였다. 나머지 구성은 상기 제1도와 동일하다. 여기서 제2도를 구성하는 제3영역(32)에는 도시하지 않았지만 센스앰프회로가 내장되어 있음에 유의하여야 할 것이다.
동작에 있어서도 상기 제1도의 동작과 유사하다. 제1도에서 제1영역(6)이 액티브되고 제2영역(8)이 스탠바이시에는 제2영역(8)에 있는 프리차아지회로 및 등화회로가 프리차아지 및 등화동작을 수행하였고, 제2영역(8)이 액티브되고 제1영역(6)이 스탠바이시에는 제1영역(6)에 있는 프리차아지회로 및 등화회로가 프리차아지 및 등화동작을 수행하였다. 이와는 달리 제2도에서는 제3영역(32 제1도에서 제3영역의 참조부호는 10이었다.)에 배치된 프리차아지회로 및 등화회로에 의해 각각의 비트라인쌍(100, 150)과 (200, 250)들은 선택적으로 프리차아지 및 등화동작을 수행하게 된다. 나머지 동작은 제1도와 동일하다.
그런데 제1도의 회로도와 같이 메모리셀이 있는 제1영역(6) 및 제2영역(8)에 프리차아지회로 및 등화회로가 형성된 경우, 셀영역에 있는 비트라인쌍(100, 150) 또는 (200, 250)을 먼저 프리차아지 및 등화시킨뒤 센스앰프영역 즉 제3영역에 있는 비트라인쌍(300, 350)을 나중에 프리차아지 및 등화시켜 프리차아지 및 등화특성이 나쁘다. 이러한 반도체 메모리장치에서 셀영역에서 전달되는 비트라인쌍의 전압레벨은 분리게이트들(24, 26) 또는 (28, 30)을 통과하는 과정에서 발생하는 전압손실에 따라 오동작할 개연성이 있다. 또, 프리차아지 및 등화동작을 수행하는 속도도 느리게 된다. 한편, 제2도에서와 같이 센스앰프영역(32)에만 프리차아지회로 및 등화회로가 있는 경우, 반대로 셀영역의 프리차아지 및 등화특성이 나빠진다. 제2도와 같은 회로에서 한쪽의 메모리셀이 선택되어 액티브상태가 되면 다른쪽 셀영역은 플로팅(floating)되어 버리는 단점이 있었다. 반도체 메모리장치가 고집적화되면서 동작전원전압이 낮아지고 있는 추세인데 이 경우 상술한 단점은 아주 심각한 문제점으로 대두된다.
따라서 본 발명의 목적은 프리차아지 및 등화특성이 개선되는 프리차아지회로 및 등화회로의 배치방법을 제공하는데 있다.
본 발명의 다른 목적은 저전원전압에서도 프리차아지 및 등화특성이 나빠지지 않는 프리차아지회로 및 등화회로의 배치방법을 제공하는데 있다.
본 발명의 또 다른 목적은 프리차아지 및 등화특성이 개선된 반도체 메모리장치를 제공하는데 있다.
상기 본 발명의 목적 및 다른 목적을 달성하기 위하여, 제1메모리셀이 형성된 제1영역과 제2메모리셀이 형성된 제2영역이 한쌍의 비트라인 및 센스앰프회로를 공유하고 상기 센스앰프회로는 상기 제1영역과 제2영역사이의 제3영역에 형성되고 상기 각각의 영역은 제1분리게이트와 제2분리게이트에 의해 분리되는 반도체 메모리장치의 프리차아지회로 및 등화회로의 배치방법에 있어서, 상기 제1영역과 제2영역 및 제3영역에 각각 하나씩의 프리차아지회로 및 등화회로를 구비함을 특징으로 하는 반도체 메모리장치의 프리차아지회로 및 등화회로의 배치방법임을 특징으로 한다.
이하 첨부된 도면을 사용하여 본 발명의 실시예에 따른 프리차아지회로 및 등화회로의 바람직한 배치방법을 상세히 설명한다.
제3도에서 제6도까지는 본 발명의 실시예에 따른 프리차아지회로 및 등화회로의 배치방법을 보여주는 회로도이다. 하기에서 설명되는 제1영역과 제2영역 및 제3영역은 제1메모리셀영역과 제2메모리셀영역 및 상기 제1메모리셀영역과 제2메모리셀영역 사이의 센스앰프영역을 나타내는 것임에 유의하여야 한다. 또 상기 영역들의 명칭들이 동일한 경우라도 내부회로구성이 다른 경우에는 다른 참조부호를 사용하였다.
제3도를 참조하면, 제1영역(6)과 제2영역(8) 및 제3영역(32)에 각각 하나씩의 프리차아지회로 및 등화회로를 구비함을 특징으로 한다. 분리게이트들(24∼30)은 각 영역을 구분하는 경계가 된다. 나머지 구성은 제1도 및 제2도의 구성과 동일하다.
제4도를 참조하면, 제1영역(6)과 제2영역(8)에는 프리차아지회로 및 등화회로를 구비하고 제3영역(40)에는 등화회로만을 구비함을 특징으로 한다. 나머지 구성은 상기 제3도와 동일하다.
제5도를 참조하면, 제3영역(32)에는 프리차아지회로 및 등화회로를 구비하고 제1영역(44)과 제2영역(46)에는 등화회로만을 구비함을 특징으로 한다. 나머지 구성은 제3도와 동일하다.
제6도를 참조하면, 제1영역(52)과 제2영역(54)에는 프리차아지회로만을 구비하고 제3영역(40)에는 등화회로만을 구비함을 특징으로 한다. 나머지 구성은 제3도와 동일하다.
이하 본 발명에 따른 제1실시예를 보여주는 제3도의 동작이 설명된뒤 제4도에서 제6도까지의 동작이 설명된다.
스탠바이상태에서 등화신호들 ØEQ1, ØEQ2, ØEQ3를 게이트로 입력하는 엔채널 트랜지스터들(12∼22)와 (34∼38)은 모두 도통된다. 도통된 엔채널 트랜지스터들(14, 16)과 (20, 22) 및 (36, 38)을 통하여 전달되는 제1, 제2 및 제3프리차아지 전압 VBL1, VBL2, VBL3는 상기 프리차아지회로들과 접속된 비트라인들(100, 150)과 (200, 250) 및 (300, 350)을 프리차아지전압레벨 예컨대 전원전압레벨의 반의 전압레벨로 프리차아지시킨다. 이렇게 프리차아지된 비트라인들(100, 150)과 (200, 250) 및 (300, 350)은 상기 엔채널 트랜지스터들(14)와 (16), (20)과 (22) 및 (36)과 (38)의 물성적 특성으로 비트라인들(100)과 (150), (200)과 (250) 및 (300)과 (350)은 정확하게 같은 전압레벨로 프리차아지되지 않는 경우도 발생한다. 이렇게 발생되는 미미한 비트라인들(100)과 (150), (200)과 (250) 및 (300)과 (350)의 전압차이는 엔채널 트랜지스터(12), (18) 및 (36)에 의하여 동일한 전압레벨로 만들어진다. 여기서 제1영역(6)과 접속된 메모리셀중 하나가 선택되면 제1영역에 있는 비트라인쌍(100, 150)에는 선택된 메모리셀에 저장된 메모리비트의 로직에 따라 수십밀리볼트 혹은 수백밀리볼트정도로 전압차이가 발생된다. 이러한 비트라인(100, 150)의 전압은 제1분리게이트신호 ØISO1이 입력되어 분리게이트들(24, 25)이 도통되면 센스앰프회로(1)로 전달되고 상기 센스앰프회로(1)의 동작에 따라 전원전압 VCC레벨과 기준전압 VSS레벨로 디벨로프(develope)된다. 이렇게 디벨로프된 비트라인의 전압은 도시되지 아니한 입출력라인을 통해 입력 또는 출력된다. 상기 제1영역(6)이 액세스상태일때는 제2영역(8)이 스탠바이상태이고, 반대로 제2영역(8)이 액세스상태일때는 제1영역(6)이 스탠바이상태가 된다. 상술한 바와 같이 비트라인쌍(100, 150)과 (200, 250)은 프리차아지와 디벨로프동작을 반복적으로 수행하게 된다. 결국 종래와는 달리 제1영역(6)과 제2영역(8)이 선택적으로 프리차아지되면서 동시에 제3 영역(32)도 독립적으로 프리차아지 및 등화동작을 수행하게 된다.
제4도 내지 제6도에서의 동작은 제3도의 동작과 유사하다.
제4도에서 제3영역(40)에 등화회로만을 배치하므로서 상기 제3도에 비해 칩면적을 줄이면서 등화특성을 개선하게 된다. 제5도에서는 제1영역(44)과 제2영역(45)에 등화회로를 배치하므로서 제2도에서와 같은 플로팅을 방지하게 된다. 제6도에서는 제4도보다 칩면적을 줄이는 장점을 갖게 된다. 제4도 내지 제6도의 동작특성은 제3도의 기술적 사상을 벗어나지 않는 범위내의 변형예에 불과하여 당분야에 종사하는 사람들에게는 쉽게 이해될 수 있을 것이다.
상술한 것과 같은 본 발명의 실시예에 따른 회로들은 사용하여 프리차아지 및 등화동작을 수행하게 되면 프리차아지 및 등화특성이 개선되는 사실은 자명하다. 즉, 본 발명에 따른 회로들에서는 각 영역간의 전압차이가 발생하지 않으므로 종래보다 정확한 액세스동작을 수행하게 되고 더불어 액세스동작과 프리차아지동작이 종래의 회로에서보다 고속으로 수행된다.
Claims (2)
- 제1메모리셀이 형성된 제1영역과 제2메모리셀이 형성된 제2영역이 한쌍의 비트라인 및 센스앰프회로를 공유하고 상기 센스앰프회로는 상기 제1영역과 제2영역사이의 제3영역에 형성되고 상기 각각의 영역은 제1분리게이트와 제2분리게이트에 의해 분리되는 반도체 메모리장치의 프리차아지회로 및 등화회로의 배치방법에 있어서, 상기 제1영역과 제2영역 및 제3영역에 각각 하나씩의 프리차아지회로 및 등화회로를 구비함을 특징으로 하는 반도체 메모리장치의 프리차아지회로 및 등화회로의 배치방법.
- 다수개의 비트라인쌍을 구비하고 한쌍의 비트라인사이에 적어도 하나의 센스앰프회로와 적어도 하나의 프리차아지회로 및 등화회로를 구비하고 메모리블럭을 분리하여 사용하는 분리게이트를 가지는 반도체 메모리 장치에 있어서, 상기 분리게이트로 구분되는 영역에 적어도 하나씩의 프리차아지회로 또는 적어도 하나씩의 등화회로를 구비함을 특징으로 하는 반도체 메모리장치.
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|---|---|---|---|
| KR1019950010164A KR0158113B1 (ko) | 1995-04-27 | 1995-04-27 | 비트라인 프리차아지회로와 등화회로 및 그 배치방법 |
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| KR1019950010164A KR0158113B1 (ko) | 1995-04-27 | 1995-04-27 | 비트라인 프리차아지회로와 등화회로 및 그 배치방법 |
Publications (2)
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| KR960038993A KR960038993A (ko) | 1996-11-21 |
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| KR1019950010164A KR0158113B1 (ko) | 1995-04-27 | 1995-04-27 | 비트라인 프리차아지회로와 등화회로 및 그 배치방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100871958B1 (ko) * | 2002-07-18 | 2008-12-08 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
-
1995
- 1995-04-27 KR KR1019950010164A patent/KR0158113B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100871958B1 (ko) * | 2002-07-18 | 2008-12-08 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
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|---|---|
| KR960038993A (ko) | 1996-11-21 |
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