KR100437352B1 - 감지 증폭 회로를 구비한 반도체 메모리 장치 - Google Patents

감지 증폭 회로를 구비한 반도체 메모리 장치 Download PDF

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Abstract

본 발명의 반도체 메모리 장치는 복수 개의 제 1 열 라인들 및 정보 비트들을 저장하기 위한 복수 개의 메모리 셀들을 구비한 제 1 어레이와; 복수 개의 제 2 열 라인들 및 독출 동작시 상기 메모리 셀들의 정보 비트들에 기준이 되는 전류를 흘려주는 복수 개의 더미 셀들을 구비한 제 2 어레이와; 두 개의 입력 단자들을 구비하고, 상기 두 입력 단자들 사이의 전압차를 증폭하는 차동 증폭기와; 외부로부터의 프리 챠아지 신호 및 감지 신호에 응답하여 상기 프리 챠아지 동작시 상기 차동 증폭기의 일 입력 단자에 대응하는 상기 제 2 어레이의 제 2 열 라인을 선충전하는 제 1 프리 챠아지 회로 및; 상기 프리 챠아지 신호 및 상기 감지 신호에 응답하여 프리 챠아지 동작시 상기 차동 증폭기의 타 입력 단자에 대응하는 상기 제 1 어레이의 제 1 열 라인을 선충전하는 제 2 프리 챠아지 회로를 포함한다.

Description

감지 증폭 회로를 구비한 반도체 메모리 장치(semiconductor memory device having sense amplifier circuit)
본 발명은 반도체 장치에 관한 것으로서, 구체적으로는 메모리 셀들에 저장된 정보 비트들을 감지하고 증폭하는 감지 증폭 회로를 구비한 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 고집적화를 달성하기 위해 메모리 셀 트랜지스터의 디자인 룰(design rule)의 지속적인 축소는 필연적으로 메모리 셀 전류의 감소를 동반하였다. 또한, 이와 함께 포켓용 제품의 저전압 동작이 요구됨에 따라, 데이터 감지시 요구되는 셀 전류는 더욱 감소되었다. 이러한 이유들에 의해서 메모리 셀 전류가 감소하는 경우, 감지 증폭 회로들은 감소된 셀 전류에 비례하여 감지 속도가 느려져 반도체 메모리 장치의 전체적인 동작 속도 역시 저하되었다. 이러한 반도체 메모리 장치에 있어서, 감지 증폭 회로는 메모리 셀을 통해 흐르는 셀 전류에 의해 설정되는 입력 전압, 즉 감지 전압(sense voltage)과, 감지 증폭 회로의 감지 동작을 위해 별도로 제조된 더미 셀의 기준 전류에 의해서 설정되는 기준 전압(reference voltage)과의 레벨 차이를 감지하고 증폭하기 위한 회로이다.
하지만, 감지 증폭 회로는 상기 입력 전압과 상기 기준 전압과의 레벨 차이가 크면 클수록 그것의 감지 속도 역시 더욱 증가된다. 이것에 반해, 현재 추세는, 전술한 바와같이, 저 전압(Low Vcc)으로 동작하는 반도체 메모리 장치를 요구하고 있기에 상기 입력 전압과 상기 기준 전압의 레벨 차이가 줄게 되었다. 이에 두 전압의 레벨 차이를 확대하여 반도체 메모리 장치의 전반적인 동작 속도를 증가시키려는 노력이 활발히 진행되고 있다.
예를들면, 상기 입력 전압과 상기 기준 전압의 레벨이 차이를 갖기 시작하는 시간 또한 감지 증폭 회로의 동작 속도에 영향을 미치는 데, 이는 상기 입력 전압과 상기 기준 전압의 레벨의 프리 챠아지 시간에 의존한다. 즉, 입력 전압과 기준 전압의 레벨의 빠른 프리 챠아지는 곧 감지 증폭 회로의 동작 속도로 나타난다.
도 1은 종래 기술에 따른 감지 증폭 회로를 보여주는 회로도이다. 도 1을 참조하면, 감지 증폭 회로는 감지 라인 (sense line, SL), 기준 라인 (reference line, RL), 비트 라인 프리 챠아지 시간 동안에 상기 기준 라인 (RL)을 프리 챠아지하기 위한 제 1 프리 챠아지 회로 (first pre-charge circuit) (10), 상기 프리 챠아지 시간 동안에 상기 감지 라인 (SL)을 프리 챠아지하기 위한 제 2 프리 챠아지 회로 (second pre-charge circuit) (20), 그리고 차동 증폭기 회로 (differential amplifier circuit) (30)를 포함한다.
도 1에 도시된 바와같은 회로 구성을 갖는 종래 감지 증폭 회로에서, 제 1 및 제 2 프리 챠아지 회로들 (10) 및 (20)의 접속점들 (N2) 및 (N5)의 전압이 요구되는 전압 레벨로 가능한 빠르게 결정되어야만 빠른 감지 동작 속도를 얻을 수 있다. 이는 신호들 (nSA) 및 (ΦPRE)의 활성화에 의한 nMOSFET들 (MN2) 및 (MN6)의 빠른 전류 공급에 의존한다.
하지만, 상기 FET들 (MN2) 및 (MN6)은, 도 1에 도시된 바와같이, 비트 라인 프리 챠아지 시간 동안에 각각 대응하는 라인들 (RL) 및 (SL)을 선충전하기 위해 전류 공급 통로로서 제공되는 nMOSFET들 (MN4) 및 (MN8)를 로드 트랜지스터들로서 제공되는 nMOSFET들 (MP2) 및 (MP4)과 함께 공유하고 있다. 이러한 회로 구성의 경우, nMOSFET들 (MN2) 및 (MN6)의 전류 공급 능력이 떨어지며 결과적으로 감지 증폭 회로의 감지 속도가 저하되는 문제점이 생겼다. 특히, 낮은 전원 전압하에서 이러한 회로 구성을 갖는 감지 증폭 회로의 감지 속도는 더욱 저하된다.
따라서 본 발명의 목적은 향상된 동작 속도를 갖는 감지 증폭 회로를 구비한 반도체 메모리 장치를 제공하는 것이다.
도 1은 종래 기술에 따른 감지 증폭 회로를 보여주는 회로도;
도 2는 반도체 메모리 장치의 개략적인 구성을 보여주는 블럭도;
도 3은 본 발명에 따른 감지 증폭 회로를 보여주는 회로도,
*도면의 주요 부분에 대한 부호 설명
1 : 메모리 셀 어레이 2 : 어드레스 버퍼
3 : 행 선택 회로 4 : 열 선택 회로
5 : 더미 셀 어레이 6 : 감지 증폭기 블럭
7 : 제어 회로
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 복수 개의 제 1 열 라인들 및 정보 비트들을 저장하기 위한 복수 개의 메모리 셀들을 구비한 제 1 어레이와; 복수 개의 제 2 열 라인들 및 독출 동작시 상기 메모리 셀들의 정보 비트들에 기준이 되는 전류를 흘려주는 복수 개의 더미 셀들을 구비한 제 2 어레이와; 두 개의 입력 단자들을 구비하고, 상기 두 입력 단자들 사이의 전압차를 증폭하는 차동 증폭기와; 외부로부터의 프리 챠아지 신호 및 감지 신호에 응답하여 상기 프리 챠아지 동작시 상기 차동 증폭기의 일 입력 단자에 대응하는 상기 제 2 어레이의 제 2 열 라인을 선충전하는 제 1 프리 챠아지 회로 및; 상기 프리 챠아지 신호 및 상기 감지 신호에 응답하여 프리 챠아지 동작시 상기 차동 증폭기의 타 입력 단자에 대응하는 상기 제 1 어레이의 제 1 열 라인을 선충전하는 제 2 프리 챠아지 회로를 포함하되, 상기 프리 챠아지 회로들 각각은, 상기 감지 신호를 반전시키는 수단과; 상기 반전 수단에 의해서 상기 반전된 감지 신호에 응답하여 스위치 온/오프되는 제 1 및 제 2 스위치들과; 상기 프리 챠아지 신호에 응답하여 상기 스위치 온된 상기 제 1 스위치를 통해 대응하는 열 라인으로 소정의 전류를 공급하는 수단과; 상기 차동 증폭기의 일 입력 단자들에 각각 접속되며, 전원 전압에 응답하여 상기 스위치 온된 상기 제 2 스위치를 통해 대응하는 상기 열 라인으로 소정의 전류를 공급하는 수단을 포함한다.
이 실시예에 있어서, 상기 전류 공급 수단들 각각은 MOSFET들을 포함한다.
이 실시예에 있어서, 상기 스위치들 각각은 MOSFET들을 포함한다.
이 실시예에 있어서, 상기 프리 챠아지 회로들 각각은, 상기 대응하는 열 라인들의 전압 레벨에 응답하여 상기 반전 수단의 출력단을 접지와 연결시키기 위한 MOSFET들을 부가적으로 포함한다.
이 실시예에 있어서, 상기 전류 공급 수단들로부터의 상기 소정의 전류는 MOSFET들을 통해 흐르는 전류이다.
본 발명의 다른 특징에 의하면, 두 개의 제 1 단자들을 갖지며, 상기 두 개의 제 1 단자들 사이의 전압차를 감지하고 증폭하기 위한 감지 증폭 회로에 있어서, 두 개의 제 2 단자들을 구비하고, 상기 두 개의 단자들 사이의 전압차를 증폭하는 차동 증폭기와; 외부로부터의 제 1 및 제 2 제어 신호들에 응답하여 상기 차동 증폭기의 상기 제 2 단자들 중 하나에 대응하는 상기 제 1 단자들 중 하나의 제 1 단자를 선충전하는 제 1 프리 챠아지 회로 및; 상기 제 1 및 제 2 제어 신호들에 응답하여 상기 차동 증폭기의 상기 제 2 단자들 중 다른 하나에 대응하는 상기 제 1 단자들 중 다른 하나의 제 1 단자를 선충전하는 제 2 프리 챠아지 회로를 포함하되, 상기 프리 챠아지 회로들 각각은, 전원 전압이 인가되는 전원 단자와; 접지 전압이 인가되는 접지 단자와; 노드와; 상기 감지 신호를 반전시키는 반전 수단과; 상기 제 1 제어 신호에 응답하여 전원 단자로부터 상기 노드로 소정의 전류를 공급하는 수단과; 상기 차동 증폭기의 제 2 단자들에 각각 접속되며, 전원 전압에 응답하여 대응하는 제 2 단자로 소정의 전류를 공급하는 수단과; 상기 반전 수단의 출력에 응답하여 대응하는 제 1 단자와 상기 노드 사이에 전류 통로를 형성하는 수단과; 상기 반전 수단의 출력에 응답하여 대응하는 제 1 단자와 상기 상기 차동 증폭기의 대응하는 제 2 단자 사이에 전류 통로를 형성하는 수단 및; 대응하는 제 2 단자들에 각각 접속되며, 상기 반전 수단의 출력단과 접지 단자 사이에 전류 통로를 형성하는 수단을 포함한다.
이와같은 장치에 의해서, 각 프리 챠아지 회로들 내에 제공되는 프리 챠아지 트랜지스터의 전류 패스와 로드 트랜지스터의 전류 패스를 분리할 수 있다.
이하 본 발명의 실시예에 따른 참조도면들 도 2 및 도 3에 의거하여 상세히 설명한다.
도 3을 참조하면, 본 발명의 신규한 반도체 메모리 장치의 감지 증폭 회로는 프리 챠아지 동작 시간 동안에 기준 라인 (RL)과 감지 라인 (SL)으로 각각 미리 설정된 양의 전류를 공급하기 위한 제 1 및 제 2 프리 챠아지 회로들 (100) 및 (200) 내의 프리 챠아지 트랜지스터들 (MN102) 및 (MN107)와 로드 트랜지스터들 (MP102) 및 (MP104)의 전류 패스들을 분리하기 위한 패스 트랜지스터들 (MN105) 및 (MN110)을 제공한다. 이러한 본 발명에 따른 회로 구성에 의하면, 차동 증폭기 (300)의 입력 단자들 (N12) 및 (N18)의 요구되는 전압 레벨이 빠르게 결정될 수 있다. 결국, 감지 증폭 회로의 동작 속도를 향상시킬 수 있다.
도 2에는 반도체 메모리 장치의 개략적인 구성을 보여주는 블럭도가 도시되어 있다.
도 2를 참조하면, 메모리 셀 어레이 (memory cell array) (1)는 잘 알려진 바와같이 정보 비트들을 저장하기 위한 것이며, 도면에는 도시되지 않았지만, 행과 열 방향으로 상호 교차되도록 배열되는 비트 라인들 및 워드 라인들과 메모리 셀들을 갖는다. 어드레스 버퍼 회로 (an address buffer circuit) (2)는 외부 어드레스 신호 (XA)를 행 및 열 어드레스 신호들 (RA) 및 (CA)의 내부 신호로 변환하기 위한 것이다. 행 선택 회로 (a row selection circuit) (3)는 상기 행 어드레스 신호 (RA)에 응답하여 상기 어레이 (1)의 행을 선택하고, 열 선택 회로 (a column selection circuit) (4)는 상기 열 어드레스 신호 (CA)에 응답하여 상기 어레이 (1)의 열을 선택한다. 더미 셀 어레이 (a dummy cell array) (5)는 상기 메모리 셀들에 저장된 정보 비트들을 독출하는 동안에 데이터 '0' 및 '1'의 중간 레벨의 전류를 흘려주기 위한, 잘 알려진, 더미 셀들 (dummy cells)을 구비한다.
감지 증폭기 블럭 (sense amplifier block) (6)은 적어도 2 개 이상의 감지 증폭기들을 포함하며, 상기 각 증폭기는 프리 챠아지 신호 (ΦPRE) 및 감지 신호 (nSA)에 응답하여 상기 선택 회로들 (3) 및 (4)에 의해서 선택되는 메모리 셀의 정보 비트를 감지하고 증폭하여 외부로 출력한다. 그리고, 제어 회로 (control circuit) (7)는 외부로부터 인가되는 칩 활성화 신호 (
Figure 1019970036636_B1_M0001
)와 상기 어드레스 신호들 (RA) 및 (CA)을 받아들여 상기 신호들 (ΦPRE) 및 (nSA)을 출력한다. 상기 감지 증폭기 블럭 (6)의 각 감지 증폭기에 대한 본 발명의 바람직한 실시예에 따른 상세 회로도가 도 3에 도시되어 있다.
도 3에서, 본 발명에 따른 감지 증폭기는 감지 라인 (sense line, SL), 기준 라인 (reference line, RL), 비트 라인 프리 챠아지 시간 동안에 상기 기준 라인 (RL)을 프리 챠아지하기 위한 제 1 프리 챠아지 회로 (100), 상기 프리 챠아지 시간 동안에 상기 감지 라인 (SL)을 프리 챠아지하기 위한 제 2 프리 챠아지 회로 (200), 그리고 상기 제 1 및 제 2 프리 챠아지 회로들 (100) 및 (200)에 각각 접속되는 입력 단자들 사이의 전압차를 증폭하기 위한 차동 증폭기 회로 (300)를 포함한다.
상기 제 1 프리 챠아지 회로 (100)는 2 개의 pMOSFET들 (MP101) 및 (MP102)과 5 개의 nMOSFET들 (MN101)~(MN105)를 포함한다. 상기 pMOSFET (MP101)과 상기 nMOSFET(MN101)의 소오스-드레인 채널들 (source-drain channels), 즉 전류 통로들은 전원과 접지 사이에 직렬로 형성되고, 그것들의 게이트들은 도 2의 제어 회로 (7)로부터의 감지 신호 (nSA)가 각각 인가된다. 상기 pMOSFET (MP102)의 전류 통로는 전원과 차동 증폭기 (300)의 일 입력 노드 (N12)에 형성되고, 그것의 게이트는 그것의 드레인, 즉 상기 노드 (N12)에 접속된다. 상기 nMOSFET (MN104)의 전류 통로는 상기 노드 (N12)와 상기 기준 라인 (RL) 사이에 형성되고, 그것의 게이트는 상기 FET들 (MP101) 및 (MN101)의 전류 통로들의 접속 노드 (N10)에 연결된다. 프리 챠아지 신호 (ΦPRE)에 게이팅되는 상기 nMOSFET (MN102)와, 상기 접속 노드 (N10)에 게이트가 접속되는 상기 nMOSFET (MN105)의 전류 통로들은 전원과 상기 기준 라인 (RL) 사이에 직렬로 형성된다. 그리고, 상기 nMOSFET (MN103)의 전류 통로는 상기 접속 노드 (N10)와 접지 사이에 형성되고, 그것의 게이트는 상기 기준 라인 (RL)에 접속된다.
상기 제 2 프리 챠아지 회로 (200) 역시 2 개의 pMOSFET들 (MP103) 및 (MP104)과 5 개의 nMOSFET들 (MN106)~(MN110)를 포함한다. 상기 pMOSFET (MP103)과 상기 nMOSFET(MN106)의 전류 통로들은 전원과 접지 사이에 직렬로 형성되고, 그것들의 게이트들은 상기 감지 신호 (nSA)가 각각 인가된다. 상기 pMOSFET (MP104)의 전류 통로는 전원과 차동 증폭기 (300)의 타 입력 노드 (N18)에 형성되고, 그것의 게이트는 그것의 드레인, 즉 상기 노드 (N18)에 접속된다. 상기 nMOSFET (MN109)의 전류 통로는 상기 노드 (N18)와 감지 라인 (SL) 사이에 형성되고, 그것의 게이트는 상기 FET들 (MP103) 및 (MN106)의 전류 통로들의 접속 노드 (N16)에 연결된다. 상기 프리 챠아지 신호 (ΦPRE)에 게이팅되는 상기 nMOSFET (MN107)와, 상기 접속 노드 (N16)에 게이트가 접속되는 상기 nMOSFET (MN110)의 전류 통로들은 전원과 상기 감지 라인 (SL) 사이에 직렬로 형성된다. 그리고, 상기 nMOSFET (MN108)의 전류 통로는 상기 접속 노드 (N16)와 접지 사이에 형성되고, 그것의 게이트는 상기 감지 라인 (SL)에 접속된다.
상기한 회로 구성을 갖는 본 발명의 동작은 참조 도면 도 3에 의거하여 이하 상세히 설명된다. 먼저, 도 3에 도시된 제 1 프리 챠아지 회로 (100)의 동작을 설명하면 다음과 같다. 감지 신호 (nSA)가 하이 레벨에서 로우 레벨로 천이되면, pMOSFET (MP101)는 턴-온되고 nMOSFET (MN101)은 턴-오프되며, 그 결과 노드 (N10)의 전압은 상기 FET (MP101)을 통해 하이 레벨로 상승하게 된다. 이때, 상기 노드 (N10)에 제어되는 nMOSFET (MN105) 역시 턴-온된다. 계속해서, 상기 감지 신호 (nSA)의 천이와 동시에 프리 챠아지 신호 (ΦPRE)가 로우 레벨에서 하이 레벨로 천이되면, nMOSFET (MN102)가 턴-온되고 그 결과 상기 턴-온된 FET (MN105)를 통해 기준 라인 (RL)의 전압이 상승하게 된다. 그리고, 로드로서 동작하는 pMOSFET (MP102)에 의해 차동 증폭기 (300)의 일 입력 노드 (N12)의 전압 역시 상승하게 된다.
이와같이, 노드들 (N10) 및 (N12)의 전압이 상승되면, nMOSFET (MN104)가 턴-온되고 그것의 채널을 통해 노드 (N14), 즉 기준 라인 (RL)으로 일정 전류가 공급된다. 따라서, 상기 FET들 (MN104) 및 (MN105)를 통해 상기 기준 라인 (RL)의 정전 용량 (C1)이 충전됨과 아울러 노드 (N14)의 전압이 상승하게 된다. 이와 동시에, 노드 (N14)에 의해 제어되는 nMOSFET (MN103)가 활성화되면, 노드 (N10)의 전압은 상기 FET (MP101)에 의해서 공급되는 전류와 상기 FET (MN103)에 의해서 방전되는 전류가 균형이 이뤄질 때 상기 노드 (N10)의 전압이 고정된다.
상기 신호들 (nSA) 및 (ΦPRE)에 의해서 상기한 과정을 통해 각 노드 (N10), (N12), 및 (N14)의 전압들이 요구되는 전압 레벨들로 고정된 후, 상기 프리 챠아지 신호 (ΦPRE)가 비활성화되어 하이 레벨에서 로우 레벨로 천이되면, 상기 FET (MN105)의 패스를 따라 상기 FET (MN102)에 의해 공급되던 전류는 중단되고, 단지 상기 FET (MN104)의 패스를 따라 상기 pMOSFET (MP102)에 의해서 기준 라인 (RL)으로 전류 공급이 이루어진다. 이때, 기준 전류원 (Is1)에 의해 전류를 방출하고 있기 때문에 상기 pMOSFET (MP102)에 의한 공급 전류와 기준 전류원 (Is1)에 의한 방출 전류의 차이에 의해 차동 증폭기 (300)의 상기 입력 노드 (N12)의 전압이 결정되어 기준 전압으로서 그것으로 입력된다. 여기서, 기준 전류원 (Is1)은 통상적으로 "온" 셀 전류의 약 1/2로 고정되어 있기 때문에, 상기 노드 (N12)의 기준 전압은 "온" 상태의 셀을 판독할때와 "오프" 상태의 셀을 판독할때의 중간 전압으로 유지된다.
그리고, 제 2 프리 챠아지 회로 (200)의 동작은 상기 제 1 프리 챠아지 회로 (100)의 동작과 동일하므로 상세한 설명은 생략한다. 그것과 다른 점은, 상기 제 2 프리 챠아지 회로 (200)로 인가되는 프리 챠아지 신호 (ΦPRE)가 하이 레벨에서 로우 레벨로 천이되면, pMOSFET (MP104)에 의한 공급 전류와 셀 전류원 (Is2)에 의한 방출 전류의 차이에 의해 노드 (N18)의 전압이 결정되어 감지 전압으로서 상기 차동 증폭기 (300)로 입력된다는 것이다.
이러한 회로 구성을 갖는 본 발명에 의하면, 감지 라인 (SL)과 기준 라인 (RL)의 정전 용량들 (C1) 및 (C2)을 충전하기 위한 nMOSFET들 (MN102) 및 (MN107)의 전류 공급 패스를 pMOSFET들 (MP102) 및 (MP104)의 그것과 분리함으로써, pMOSFET들 (MP102) 및 (MP104)에 의해 노드들 (N12) 및 (N18)의 전압 상승이 정전 용량들 (C1) 및 (C2), 즉 기준 라인 (RL)과 감지 라인 (SL)을 충전하기 위한 nMOSFET들 (MN102) 및 (MN107)에 영향을 주지 않게 되어 상기 노드들 (N12) 및 (N18)의 전압이 빠르게 결정된다. 결국, 감지 증폭 회로의 향상된 동작 속도를 얻을 수 있다.
상기한 바와같이, 프리 챠아지 회로들에 각각 대응하는 감지 및 기준 라인들으로 전류를 공급하기 위한 로드 트랜지스터와, 프리 챠아지 신호에 제어되는 트랜지스터의 전류 패스들을 분리함으로써 감지 증폭 회로의 동작 속도를 향상시킬 수 있다.

Claims (6)

  1. 복수 개의 제 1 열 라인들 및 정보 비트들을 저장하기 위한 복수 개의 메모리 셀들을 구비한 제 1 어레이와;
    복수 개의 제 2 열 라인들 및 독출 동작시 상기 메모리 셀들의 정보 비트들에 기준이 되는 전류를 흘려주는 복수 개의 더미 셀들을 구비한 제 2 어레이와;
    두 개의 입력 단자들을 구비하고, 상기 두 입력 단자들 사이의 전압차를 증폭하는 차동 증폭기와;
    외부로부터의 프리 챠아지 신호 및 감지 신호에 응답하여 상기 프리 챠아지 동작시 상기 차동 증폭기의 일 입력 단자에 대응하는 상기 제 2 어레이의 제 2 열 라인을 선충전하는 제 1 프리 챠아지 회로 및;
    상기 프리 챠아지 신호 및 상기 감지 신호에 응답하여 프리 챠아지 동작시 상기 차동 증폭기의 타 입력 단자에 대응하는 상기 제 1 어레이의 제 1 열 라인을 선충전하는 제 2 프리 챠아지 회로를 포함하되,
    상기 프리 챠아지 회로들 각각은,
    상기 감지 신호를 반전시키는 수단과;
    상기 반전 수단에 의해서 상기 반전된 감지 신호에 응답하여 스위치 온/오프되는 제 1 및 제 2 스위치들과;
    상기 프리 챠아지 신호에 응답하여 상기 스위치 온된 상기 제 1 스위치를 통해 대응하는 열 라인으로 소정의 전류를 공급하는 수단과;
    상기 차동 증폭기의 일 입력 단자들에 각각 접속되며, 전원 전압에 응답하여 상기 스위치 온된 상기 제 2 스위치를 통해 대응하는 상기 열 라인으로 소정의 전류를 공급하는 수단을 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 전류 공급 수단들 각각은 MOSFET들을 포함하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 스위치들 각각은 MOSFET들을 포함하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 프리 챠아지 회로들 각각은,
    상기 대응하는 열 라인들의 전압 레벨에 응답하여 상기 반전 수단의 출력단을 접지와 연결시키기 위한 MOSFET들을 포함하는 반도체 메모리 장치.
  5. 제 2 항에 있어서,
    상기 전류 공급 수단들로부터의 상기 소정의 전류는 MOSFET들을 통해 흐르는 전류인 반도체 메모리 장치.
  6. 두 개의 제 1 단자들을 갖지며, 상기 두 개의 제 1 단자들 사이의 전압차를 감지하고 증폭하기 위한 감지 증폭 회로에 있어서,
    두 개의 제 2 단자들을 구비하고, 상기 두 개의 단자들 사이의 전압차를 증폭하는 차동 증폭기와;
    외부로부터의 제 1 및 제 2 제어 신호들에 응답하여 상기 차동 증폭기의 상기 제 2 단자들 중 하나에 대응하는 상기 제 1 단자들 중 하나의 제 1 단자를 선충전하는 제 1 프리 챠아지 회로 및;
    상기 제 1 및 제 2 제어 신호들에 응답하여 상기 차동 증폭기의 상기 제 2 단자들 중 다른 하나에 대응하는 상기 제 1 단자들 중 다른 하나의 제 1 단자를 선충전하는 제 2 프리 챠아지 회로를 포함하되,
    상기 프리 챠아지 회로들 각각은,
    전원 전압이 인가되는 전원 단자와;
    접지 전압이 인가되는 접지 단자와;
    노드와;
    상기 감지 신호를 반전시키는 반전 수단과;
    상기 제 1 제어 신호에 응답하여 전원 단자로부터 상기 노드로 소정의 전류를 공급하는 수단과;
    상기 차동 증폭기의 제 2 단자들에 각각 접속되며, 전원 전압에 응답하여 대응하는 제 2 단자로 소정의 전류를 공급하는 수단과;
    상기 반전 수단의 출력에 응답하여 대응하는 제 1 단자와 상기 노드 사이에 전류 통로를 형성하는 수단과;
    상기 반전 수단의 출력에 응답하여 대응하는 제 1 단자와 상기 상기 차동 증폭기의 대응하는 제 2 단자 사이에 전류 통로를 형성하는 수단 및;
    대응하는 제 2 단자들에 각각 접속되며, 상기 반전 수단의 출력단과 접지 단자 사이에 전류 통로를 형성하는 수단을 포함하는 것을 특징으로 하는 감지 증폭 회로.
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