JPH035993A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH035993A JPH035993A JP1141821A JP14182189A JPH035993A JP H035993 A JPH035993 A JP H035993A JP 1141821 A JP1141821 A JP 1141821A JP 14182189 A JP14182189 A JP 14182189A JP H035993 A JPH035993 A JP H035993A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- cell arrays
- sense amplifier
- data bus
- selector circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000003491 array Methods 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims description 6
- 230000002093 peripheral effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は、ＤＲＡＭ（ダイナミック型ランダムアクセ
スメモリ）やＳＲＡＭ（スタチック型ランダムアクセス
メモリ）などの半導体記憶装置に関する。
スメモリ）やＳＲＡＭ（スタチック型ランダムアクセス
メモリ）などの半導体記憶装置に関する。
〈従来の技術〉
従来、この種の半導体記憶装置としては第５図に示すよ
うなものがある。この半導体記憶装置は、半導体基板４
０の表面上に、所定の数のメモリセルアレイ（簡単のた
め第５図中に４組を示す）４【と、二つのメモリセルア
レイ４１毎に設けられ、それらに挟まれた列デコーダ４
２と、上記メモリセルアレイ４１と同数のセンス増幅器
（以下、「センスアンプ」と称す）４３と、一つのセレ
クタ回路４４を備えている。上記各メモリセルアレイ４
Ｉを一つ毎に上記列デコーダ４２を介してデータバス４
５によって一つのセンスアンプ４３に接続する一方、上
記各センスアンプ１３をデータバス４６によって上記セ
レクタ回路４１に接続している。
うなものがある。この半導体記憶装置は、半導体基板４
０の表面上に、所定の数のメモリセルアレイ（簡単のた
め第５図中に４組を示す）４【と、二つのメモリセルア
レイ４１毎に設けられ、それらに挟まれた列デコーダ４
２と、上記メモリセルアレイ４１と同数のセンス増幅器
（以下、「センスアンプ」と称す）４３と、一つのセレ
クタ回路４４を備えている。上記各メモリセルアレイ４
Ｉを一つ毎に上記列デコーダ４２を介してデータバス４
５によって一つのセンスアンプ４３に接続する一方、上
記各センスアンプ１３をデータバス４６によって上記セ
レクタ回路４１に接続している。
なお、上記データバス４５．４６は相補の一対の配線か
らなっている。そして、読み出し動作の際は、上記各メ
モリセルアレイ４１のメモリセルのデータを列デコーダ
４２を介して各データバス４５に出力し、この出力され
たデータを各センスアンプ４３で検出・差動増幅した後
、各データバス４６に出力する。そして、アドレス端子
Ａにアドレスを入力して上記セレクタ回路４４を動作さ
せることによって、上記データバス４６のうち一つを選
択して、これを入出力端子Ｉ１０に導通して、上記デー
タを読み出すようにしている。書き込み動作の際は、端
子Ｒ／Ｗに書き込み信号を入力して上記センスアンプ４
３およびセレクタ回路４４を書き込みモードに切り換え
、読み出しの際と逆に上記入出力端子Ｉ１０にデータを
入力してメモリセルにデータを書き込むようにしている
。
らなっている。そして、読み出し動作の際は、上記各メ
モリセルアレイ４１のメモリセルのデータを列デコーダ
４２を介して各データバス４５に出力し、この出力され
たデータを各センスアンプ４３で検出・差動増幅した後
、各データバス４６に出力する。そして、アドレス端子
Ａにアドレスを入力して上記セレクタ回路４４を動作さ
せることによって、上記データバス４６のうち一つを選
択して、これを入出力端子Ｉ１０に導通して、上記デー
タを読み出すようにしている。書き込み動作の際は、端
子Ｒ／Ｗに書き込み信号を入力して上記センスアンプ４
３およびセレクタ回路４４を書き込みモードに切り換え
、読み出しの際と逆に上記入出力端子Ｉ１０にデータを
入力してメモリセルにデータを書き込むようにしている
。
〈発明が解決しようとする課題〉
しかしながら、上記従来の半導体記憶装置は、メモリセ
ルアレイ４１と同数のセンスアンプ４３゜データバス４
５およびデータバス４６を備えているので、記憶容量を
増大させるためにメモリセルアレイ４１の数を増加させ
ると、これに比例して上記センスアンプ４３．データバ
ス４５およびデータバス４６の数を増加させねばならな
いことになって、そのままチップ面積が大きくなるとい
う問題がある。
ルアレイ４１と同数のセンスアンプ４３゜データバス４
５およびデータバス４６を備えているので、記憶容量を
増大させるためにメモリセルアレイ４１の数を増加させ
ると、これに比例して上記センスアンプ４３．データバ
ス４５およびデータバス４６の数を増加させねばならな
いことになって、そのままチップ面積が大きくなるとい
う問題がある。
そこで、この発明の目的は、メモリセルアレイの数を増
加させたとき、チップ面積の増大を極力抑えることがで
きる半導体記憶装置を提供することにある。
加させたとき、チップ面積の増大を極力抑えることがで
きる半導体記憶装置を提供することにある。
く課題を解決するための手段〉
上記目的を達成するために、この発明は、半導体基板表
面上に、複数のメモリセルアレイとセレクタ回路とセン
スアンプを設けた半導体記憶装置において、上記所定の
数のメモリセルアレイとそれらのメモリセルアレイの近
傍に設けられた各セレクタ回路とを各々データバス配線
で接続する一方、上記各セレクタ回路を配線を介して一
つのセンスアンプに夫々接続して、複数のメモリセルア
レイのうちの一つをセレクタ回路で選択した後、選択し
たメモリセルアレイのデータをセンスアンプで増幅する
ようにした特徴としている。
面上に、複数のメモリセルアレイとセレクタ回路とセン
スアンプを設けた半導体記憶装置において、上記所定の
数のメモリセルアレイとそれらのメモリセルアレイの近
傍に設けられた各セレクタ回路とを各々データバス配線
で接続する一方、上記各セレクタ回路を配線を介して一
つのセンスアンプに夫々接続して、複数のメモリセルア
レイのうちの一つをセレクタ回路で選択した後、選択し
たメモリセルアレイのデータをセンスアンプで増幅する
ようにした特徴としている。
く作用〉
複数のメモリセルアレイと一つのセンスアンプとを各セ
レクタ回路を介して接続しているため、メモリセルアレ
イのうちの一つがセレクタ回路で選択されることになっ
て、各セレクタ回路とセンスアンプとを接続するデータ
バス配線はｌ系統に集約されることになる。また、上記
セレクタ回路はセンスアンプの回路よりも構成素子数が
少なくて済み、占める面積が小さい。このため、メモリ
セルアレイの数を増加させる場合、このメモリセルアレ
イの周辺回路、すなわちセレクタ回路、データバス配線
およびセンスアンプの占有面積が、従来の場合に比して
全体としてあまり増加しなくなって、チップ面積の増大
が抑制される。
レクタ回路を介して接続しているため、メモリセルアレ
イのうちの一つがセレクタ回路で選択されることになっ
て、各セレクタ回路とセンスアンプとを接続するデータ
バス配線はｌ系統に集約されることになる。また、上記
セレクタ回路はセンスアンプの回路よりも構成素子数が
少なくて済み、占める面積が小さい。このため、メモリ
セルアレイの数を増加させる場合、このメモリセルアレ
イの周辺回路、すなわちセレクタ回路、データバス配線
およびセンスアンプの占有面積が、従来の場合に比して
全体としてあまり増加しなくなって、チップ面積の増大
が抑制される。
〈実施例〉
以下、この発明の半導体記憶装置を図示の実施例により
詳細に説明する。
詳細に説明する。
第１図に示すように、この半導体記憶装置は、半導体基
板２０の表面上に、所定の数のメモリセルアレイ（図中
、４組を示す）［と、二つのメモリセルアレイｌ毎に設
けられ、これらに挟まれた列デコーダ２と、上記−つの
メモリセルアレイＩおよび列デコーダ２毎に近傍に設け
られたセレクタ回路４と、一つのセンスアンプ３を備え
ている。
板２０の表面上に、所定の数のメモリセルアレイ（図中
、４組を示す）［と、二つのメモリセルアレイｌ毎に設
けられ、これらに挟まれた列デコーダ２と、上記−つの
メモリセルアレイＩおよび列デコーダ２毎に近傍に設け
られたセレクタ回路４と、一つのセンスアンプ３を備え
ている。
上記各メモリセルアレイＩを一つ毎に上記列デコーダ２
を介してデータバス５によって上記セレクタ回路４に接
続する一方、上記セレクタ回路４を共通データバス６に
よって一つのセンスアンプ３に接続している。上記デー
タバス５および共通データバス６は相補の一対の配線か
らなっている。
を介してデータバス５によって上記セレクタ回路４に接
続する一方、上記セレクタ回路４を共通データバス６に
よって一つのセンスアンプ３に接続している。上記デー
タバス５および共通データバス６は相補の一対の配線か
らなっている。
第２図に示すように、上記セレクタ回路４は、Ｐチャン
ネルＭＯ９ＦＥＴ（金属・酸化膜・半導体電界効果トラ
ンジスタ）７とＮチャンネルＭＯ９ＰＥＴ８との対から
なり、この対を２系統有している。上記セレクタ回路４
内で配線６ ａ、 ６ ｂの２系統分をまとめて並列接
続すると共に、セレクタ回路４外で上記配線６ ａ、
６ ｂの全系統を一つの共通データバス６に並列接続し
ている。
ネルＭＯ９ＦＥＴ（金属・酸化膜・半導体電界効果トラ
ンジスタ）７とＮチャンネルＭＯ９ＰＥＴ８との対から
なり、この対を２系統有している。上記セレクタ回路４
内で配線６ ａ、 ６ ｂの２系統分をまとめて並列接
続すると共に、セレクタ回路４外で上記配線６ ａ、
６ ｂの全系統を一つの共通データバス６に並列接続し
ている。
そして、読み出し動作の際は、上記各メモリセルアレイ
１のメモリセルのデータを列デコーダ２を介して各デー
タバス５に出力し、アドレス端子Ａにアドレスを入力し
て端子φ１．φ１に所定の電圧を印加して上記セレクタ
回路４を動作させることによって、上記データバス５の
うち一つを選択する。そして、選択したデータバス５に
出力されているデータを共通データバス６に出力して、
このデータを上記センスアンプ３で検出・差動増幅して
入出力端子Ｉ１０に出力する。書き込み動作の際は、端
子Ｒ／Ｗに書き込み信号を入力して上記センスアンプ３
を書き・込みモードに切り換え、読み出しの際と逆に上
記入出力端子丁１０にデータを人力してメモリセルにデ
ータを書き込むようにする。
１のメモリセルのデータを列デコーダ２を介して各デー
タバス５に出力し、アドレス端子Ａにアドレスを入力し
て端子φ１．φ１に所定の電圧を印加して上記セレクタ
回路４を動作させることによって、上記データバス５の
うち一つを選択する。そして、選択したデータバス５に
出力されているデータを共通データバス６に出力して、
このデータを上記センスアンプ３で検出・差動増幅して
入出力端子Ｉ１０に出力する。書き込み動作の際は、端
子Ｒ／Ｗに書き込み信号を入力して上記センスアンプ３
を書き・込みモードに切り換え、読み出しの際と逆に上
記入出力端子丁１０にデータを人力してメモリセルにデ
ータを書き込むようにする。
このように、複数のメモリセルアレイ１と一つのセンス
アンプ３とを各セレクタ回路４を介して接続しているた
め、メモリセルアレイ【のうちの一つをセレクタ回路４
で選択することができ、各セレクタ回路４とセンスアン
プ３とを接続するデータバス配線を一つの共通データバ
ス６に集約することができる。また、上記セレクタ回路
４はセンスアンプ３の回路よりも構成素子数を少なくす
ることができ、占有面積を小さくすることができる。こ
のため、記憶容量を増加するためにメモリセルアレイＩ
の数を増加さける場合、このメモリセルアレイｌの周辺
回路、すなわちセレクタ回路４、共通データバス６およ
びセンスアンプ３の占有面積の増加を、従来の場合に比
して全体として抑制することができ、チップ面積の増大
を抑制することができる。
アンプ３とを各セレクタ回路４を介して接続しているた
め、メモリセルアレイ【のうちの一つをセレクタ回路４
で選択することができ、各セレクタ回路４とセンスアン
プ３とを接続するデータバス配線を一つの共通データバ
ス６に集約することができる。また、上記セレクタ回路
４はセンスアンプ３の回路よりも構成素子数を少なくす
ることができ、占有面積を小さくすることができる。こ
のため、記憶容量を増加するためにメモリセルアレイＩ
の数を増加さける場合、このメモリセルアレイｌの周辺
回路、すなわちセレクタ回路４、共通データバス６およ
びセンスアンプ３の占有面積の増加を、従来の場合に比
して全体として抑制することができ、チップ面積の増大
を抑制することができる。
なお、上記セレクタ回路４は、第２図に示した回路に限
られるものではなく、第３図に示すように、涜み出しの
際に導通させるＰチャンネルＭＯＳＦＥＴ９．Ｎチャン
ネルＭＯＳＦＥＴ １０の対と、書き込みの際に導通さ
せるＰチャンネルＭＯＳＦＥＴＩ Ｉ、ＮチャンネルＭ
ＯＳＦＥＴＩ ２の対とをそれぞれ逆並列に接続して構
成しても良い。
られるものではなく、第３図に示すように、涜み出しの
際に導通させるＰチャンネルＭＯＳＦＥＴ９．Ｎチャン
ネルＭＯＳＦＥＴ １０の対と、書き込みの際に導通さ
せるＰチャンネルＭＯＳＦＥＴＩ Ｉ、ＮチャンネルＭ
ＯＳＦＥＴＩ ２の対とをそれぞれ逆並列に接続して構
成しても良い。
また、上記各ＭＯＳＦＥＴに直列にそれぞれ増幅回路１
３，１４，１５．１６を設けても良い。上記セレクタ回
路は、端子Ｒ／Ｗに読み出し信号または書き込み信号を
入力して、端子φＲ９φＲまたは端子φＷ、φＷに所定
の電圧を印加して動作させることができる。
３，１４，１５．１６を設けても良い。上記セレクタ回
路は、端子Ｒ／Ｗに読み出し信号または書き込み信号を
入力して、端子φＲ９φＲまたは端子φＷ、φＷに所定
の電圧を印加して動作させることができる。
また、第４図に示すように、上記一対の配線６ａ、６ｂ
からなる共通データバスを、基板２０上に重ねた一層の
金属配線で構成した場合、さらに配線の占有面積を減ら
すことができ、チップ面積の増大を抑制することができ
る。なお、上記データバス５ち、同様に、二層の金属配
線によって構成しても良い。
からなる共通データバスを、基板２０上に重ねた一層の
金属配線で構成した場合、さらに配線の占有面積を減ら
すことができ、チップ面積の増大を抑制することができ
る。なお、上記データバス５ち、同様に、二層の金属配
線によって構成しても良い。
〈発明の効果〉
以上より明らかなように、この発明は、半導体基板表面
上に、複数のメモリセルアレイとセレクタ回路とセンス
アンプを設けた半導体記憶装置において、上記所定の数
のメモリセルアレイとそれらのメモリセルアレイの近傍
に設けられた各セレクタ回路とを各々データバス配線で
接続する一方、上記各セレクタ回路を配線を介して一つ
のセンスアンプに接続して、複数のメモリセルアレイの
うちの一つをセレクタ回路で選択した後、選択したメモ
リセルアレイのデータをセンスアンプで増幅するように
しているので、チップ面積を小さくすることかできる。
上に、複数のメモリセルアレイとセレクタ回路とセンス
アンプを設けた半導体記憶装置において、上記所定の数
のメモリセルアレイとそれらのメモリセルアレイの近傍
に設けられた各セレクタ回路とを各々データバス配線で
接続する一方、上記各セレクタ回路を配線を介して一つ
のセンスアンプに接続して、複数のメモリセルアレイの
うちの一つをセレクタ回路で選択した後、選択したメモ
リセルアレイのデータをセンスアンプで増幅するように
しているので、チップ面積を小さくすることかできる。
第１図はこの発明の一実施例の半導体記憶装置の構成を
示す図、第２図および第３図は上記半導体記憶装置のセ
レクタ回路を示す回路図、第４図は上記半導体記憶装置
の共通データバスの構成を示す図、第５図は従来の半導
体記憶装置の構成を示す図である。 ■・・・メモリセルアレイ、２・・・列デコーダ、３・
・・センスアンプ、４・・・セレクタ回路、５・・・デ
ータバス、６・・・共通データバス、７．９．１１・・
・ＰチャンネルＭＯＳＦ’ＥＴ。 ８．１０．１２・・・ＮチャンネルＭＯＳＦＥＴ。 １３．１４，１５．１６・・・増幅回路。 特 許 出 願 人 シャープ株式会社代理 人弁理
士 青 山 葆 ほかＩ名第１図 １に２図 ｗｃ３面 第４図 々てｉＥτ−
示す図、第２図および第３図は上記半導体記憶装置のセ
レクタ回路を示す回路図、第４図は上記半導体記憶装置
の共通データバスの構成を示す図、第５図は従来の半導
体記憶装置の構成を示す図である。 ■・・・メモリセルアレイ、２・・・列デコーダ、３・
・・センスアンプ、４・・・セレクタ回路、５・・・デ
ータバス、６・・・共通データバス、７．９．１１・・
・ＰチャンネルＭＯＳＦ’ＥＴ。 ８．１０．１２・・・ＮチャンネルＭＯＳＦＥＴ。 １３．１４，１５．１６・・・増幅回路。 特 許 出 願 人 シャープ株式会社代理 人弁理
士 青 山 葆 ほかＩ名第１図 １に２図 ｗｃ３面 第４図 々てｉＥτ−
Claims (1)
- （１）半導体基板表面上に、複数のメモリセルアレイと
セレクタ回路とセンス増幅器を設けた半導体記憶装置に
おいて、 上記所定の数のメモリセルアレイとそれらのメモリセル
アレイの近傍に設けられた各セレクタ回路とを各々デー
タバス配線で接続する一方、上記各セレクタ回路を配線
を介して一つのセンス増幅器に夫々接続して、複数のメ
モリセルアレイのうちの一つをセレクタ回路で選択した
後、選択したメモリセルアレイのデータをセンス増幅器
で増幅するようにしたことを特徴とする半導体記憶装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1141821A JPH035993A (ja) | 1989-06-02 | 1989-06-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1141821A JPH035993A (ja) | 1989-06-02 | 1989-06-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH035993A true JPH035993A (ja) | 1991-01-11 |
Family
ID=15300911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1141821A Pending JPH035993A (ja) | 1989-06-02 | 1989-06-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH035993A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7339850B2 (en) | 2004-07-13 | 2008-03-04 | Renesas Technology Corp. | Semiconductor memory device allowing high-speed data reading |
| US9702736B2 (en) | 2012-04-04 | 2017-07-11 | Ysi Incorporated | Housing and method of making same |
-
1989
- 1989-06-02 JP JP1141821A patent/JPH035993A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7339850B2 (en) | 2004-07-13 | 2008-03-04 | Renesas Technology Corp. | Semiconductor memory device allowing high-speed data reading |
| US9702736B2 (en) | 2012-04-04 | 2017-07-11 | Ysi Incorporated | Housing and method of making same |
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