JPH04170788A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明はメモリ装置に係わり、特に、メモリアレイに接
続されている各ビット線とビット線との間における寄生
容量のバランスをとるために、ダミービット線対を形成
するものに用いて好適なものである。

〈発明の概要〉 本発明のメモリ装置は、メモリアレイに接続されている
ビット線とビット線との間における寄生容量のバランス
をとるために、各メモリアレイの端部に設けるダミーの
ビット線対を、隣接する一方のメモリアレイおよび他方
のメモリアレイのそれぞれの端部に設けられているビッ
ト線とビット線とで構成することにより、ダミーのビッ
ト線対を設けることによりレイアウトの面積が増大する
のを最小限に抑えながら、正規のビット線の容量バラン
スを良好にとることが出来るようにしたメモリ装置であ
る。

〈従来の技術〉 例えばＤＲＡＭ等のメモリ装置は、メモリアレイの他に
、センスアンプ、イコライズ回路、プリチャージ回路、
カラムセレクタ等の回路により構成されている。そして
、上記メモリアレイとその他の回路との間の接続は、ビ
ット線とビット線とからなるビット線対により行われて
いる。したがって、このようなメモリ装置においては複
数のピント線やビット線が設けられるが、これらのビッ
ト線やビット線には線間容量寄生的に形成される。上記
ビット線間容量は小さい方がよいのは勿論であるが、セ
ンスアンプの動作マージン等を考慮した場合、互いに等
しいことが望ましい。

しかし、第３図の従来のメモリ装置の構成図に示すよう
に、ビット線間容量４はビット線が配線される位置によ
り、その大きさにアンバランスが生じている。すなわち
、第３図のメモリ装置は、第１のメモリアレイ１、第２
のメモリアレイ２等のような複数のメモリアレイが設け
られていて、各メモリアレイにプリチャージ回路Ａやセ
ンスアンプＢ等がビット線対３を介してそれぞれ複数個
接続されている。この場合、符号ＩＢ、ＩＣ，２Ｂ、２
Ｃを付した位置に設けられているビット線対３において
は、各ビット線の両側に他のビット線が必ずあるので、
ビット線間の寄生容量は互いに等しくなる。しかし、各
メモリアレイの端部に配設されているビット線対、すな
わち、符号ＩＡ。

２Ａを付した位置に配設されているビット線対３の場合
は片側に他のビット線がないので、ビット線間寄生容量
のバランスが取れなくなり、ビ・ノド線とビット線との
寄生容量は等しくならないことになる。このため、例え
ばセンシングが終了した後にイコライズ（ビット線とビ
ット線とをショートさせること）をすると、通常は％Ｖ
ｃｃの電圧となるところが、この場合は容量バランスが
取れていないので、ＡＶｃｃ±αとなり、動作マージン
が減少してしまう不都合が発生する。

このような不都合を解消するために、第４図に示すよう
に、端部にダミーのビット線対２０を配設してメモリ装
置を構成することがある。

〈発明が解決しようとする課題〉 第４図の場合、各メモリアレイ１．２の端部にダミーの
ビット線対２０が設けられているので、正規のピント線
の両側には他のビット線が必ず存在することになる。し
たがって、第４図のメモリ装置の場合には正規のビット
線については線間容量のバランスを確実にとることが出
来、上述した動作マージンが減少するような不都合を防
止することが出来る。しかし、このようにメモリアレイ
の端部にダミーのビット線対２０を配設すると、隣接す
るメモリアレイ間においてダミーのビット線対２０が必
ず２個（ビット線数にすると４本）必要となるので、そ
の分だけレイアウトの面積が増大してしまう不都合があ
った。

本発明は上述の問題点に鑑み、正規のビット線の線間容
量をバランスさせるために設けるダミーピント線により
レイアウトの面積が増大するのを出来るだけ少なくする
ことを目的とする。

〈課題を解決するための手段〉 本発明のメモリ装置は、データを保持するため　　　”
のメモリセルをアレイ状に配置して構成されたメモリア
レイが複数個設けられているとともに、データを伝送す
るためのビ、７ト線が上記メモリアレイに複数本接続さ
れているメモリ装置において、上記各メモリアレイ接続
されているビット線の内、そのメモリアレイの端部に接
続されている第１のビット線と、上記第１のビット線が
接続されているメモリアレイと隣接するメモリアレイの
端部に、上記第１のビット線と並行して配線されている
第２のビット線とによりダミービット線対を形成し、各
メモリアレイとメモリアレイとの間においてもビット線
対が連続して存在するようにしている。

〈作用〉 隣接している一方のメモリアレイおよび他方のメモリア
レイのそれぞれの端部に設けられているビット線とビッ
ト線とを対にして、線間容量のバランスを取るためのダ
ミーのビット線対を形成する。これにより、成るメモリ
アレイについて見れば、１本のビット線を用いるだけで
正規のビット線の線間容量のバランスをとることが可能
になり、ダミーのビット線対を設けることによりレイア
ウトの面積が増大するのを最小限に抑えることができる
ようになる。

〈実施例〉 第１図は、本発明の一実施例を示すメモリ装置の要部構
成図である。

第１図から明らかなように、本実施例のメモリ装置は、
第１のメモリアレイ１および第２のメモリアレイ２等の
ようなメモリアレイを複数個設けるとともに、これらの
メモリアレイ１．２に多数のプリチャージ回路Ａやセン
スアンプＢ等をそれぞれ接続して構成されている。これ
らのプリチャージ回路ＡおよびセンスアンプＢ等は、ビ
ットｖｉ３ａとビット線３ｂとからなるビット線対３に
より、各メモリアレイ１．２にそれぞれ接続されている
。また、上記センスアンプＢは、カラムセレクタ５を介
してデータハンファ６に接続されている。

このように、複数本のビット線３ａ、３ｂを並行に配線
すると、第１図中において破線で示したように、ビット
線間容量４が各ビット線とピント線との間に寄生的に形
成される。このビット線間容量４の大きさが不揃いにな
ると上述したような不都合が発生するので、各ビット線
間容量４の大きさが同じになるようにする必要がある。

ビット線間容量４の大きさが同じになるようにするため
に、ダミーのビット線対を配設するわけであるが、本実
施例においては、次のようにしてダミーのビット線対を
配設し、正規のビット線における線間容量４の大きさを
揃えるようにしている。

すなわち、互いに隣接して設けられている一方のメモリ
アレイ１の端部にダミーのビット線１０ａを配線する。

また、他方のメモリアレイ２の端部には、上記ダミーの
ビット線１０ａと平行にダミーのビット線１０ｂを配線
し、これらのビット線１０ａと１０ｂとによりダミーの
ビット線対１０を形成する。このようにして、ダミーの
ビット線対１０を形成することにより、第１図に示した
ように各メモリアレイ間においてビット線対の不連続な
部分が生じないようにすることが出来る。

したがって、正規のビット線においては全てのピント線
について線間容量４の大きさを同じに揃えることが出来
、安定した動作が得られる。しかも、本実施例において
は各メモリアレイ１．２にそれぞれダミービット線を１
本ずつ配線しただけでビット線間容量４を平衡させるよ
うにしたので、ダミーのビット線対１０を設けるのに必
要な面積を従来と比較して大幅に減らすことが出来、ダ
ミーのビット線対１０を設けることによるレイアウト面
積の増大を最小限に抑えることが出来る。

次に、第２図のメモリ装置の要部構成図に従って、本発
明の第２実施例を詳述する。

この第２実施例の場合も、第１のメモリアレイ１、第２
のメモリアレイ２、〜メモリアレイｎのように複数個の
メモリアレイを設けるとともに、端部に設けたメモリア
レイｎにワード線ドライバ部１１を連設してメモリ装置
を構成している。

最近は、このようなメモリ装置を構成する場合、同じワ
ード線を２層設けることが一般的となりつつある。そし
て、同じワード線を２層設けた場合、２層の内の１層は
例えばアルミニウムＡ】のように抵抗値が小さな配線材
料を使用する。また、１つのメモリマットについてメモ
リアレイを幾つもに分割するとともに、分割したそのつ
なぎ部で２層のワード線をショートさせることにより、
抵抗値が小さい配線で本来のワード線をシャントさせる
と時定数が小さくなり、高速動作を行わせることが出来
るようになる。このように構成されるメモリ装置におい
ては、高速動作により線間容量のアンバランスの悪影響
を特に受けやすいので、ダミーのビット線対１０を設け
てビット線間容置４をバランスさせることが特に必要で
ある。したがって、第２図中矢印１２で示したワード線
シャント部１１毎にダミービット線対１０を設けるに際
し、従来のようにして設けると、ダミーのビット線対に
よるレイアウトの面積増大が大きくなってしまう。しか
し、本発明によるダミービット線対１０をワード線シャ
ント部１１ごとに適用すれば、ダミーのビット線対を設
けることによるレイアウト面積の増大を抑えることが出
来、安定した動作性と小型化の両方の要求を良好に達成
することが出来る。

〈発明の効果〉 本発明は上述したように、隣接している一方のメモリア
レイおよび他方のメモリアレイのそれぞれの端部に設け
られているビット線とビット線とを対にしてダミーのビ
ット線対を形成し、上記ダミーのビット線対により、メ
モリアレイとメモリアレイとの間においてビット線対の
間隔が不連続にならないようにしたので、１つのメモリ
アレイについて１本のピント線を用いるだけで正規のビ
ット線の線間容量をバランスさせることが出来、ビット
線対を設けることによりレイアウトの面積が増大するの
を最小限に抑えながら安定した動作性能が得られるよう
にして、動作マージンを向上させることが出来る。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すメモリ装置の要部構
成図、 第２図は、第２実施例を示すメモリ装置の要部構成図、 第３図は、従来のメモリ装置の要部構成図、第４図は、
従来のダミービット線対を示すメモリ装置の要部構成図
である。 ■・・・第１のメモリアレイ。 ２・・・第２のメモリアレイ。 ３・・・ビット線対、　　　３ａ、３ｂビツト線。 ４・・・ビット線間容量。 １０・・・ダミーのビット線対。 １０ａ、１０ｂ・・・ダミーのビット線。 特許出願人　　　　ソニー株式会社 代理人　　　　　　弁理士　船　橋國　則第２莢Ｍ！、
ｆＶのクモソ茨１ 第２図

Claims (1)

1. 【特許請求の範囲】 データを保持するためのメモリセルをアレイ状に配置し
   て構成されたメモリアレイが複数個設けられているとと
   もに、データを伝送するためのビット線が上記メモリア
   レイに複数本接続されているメモリ装置において、 上記各メモリアレイ接続されているビット線の内、その
   メモリアレイの端部に接続されている第１のビット線と
   、上記第１のビット線が接続されているメモリアレイと
   隣接するメモリアレイの端部に、上記第１のビット線と
   並行して配線されている第２のビット線とによりダミー
   ビット線対を形成することにより、各メモリアレイとメ
   モリアレイとの間においてもビット線対が連続して存在
   するようにしたことを特徴とするメモリ装置。