JP2603368B2 - ダイナミックラム（ｄｒａｍ）のビット線増幅器の均衡実現構造 - Google Patents
ダイナミックラム（ｄｒａｍ）のビット線増幅器の均衡実現構造Info
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Memories (AREA)
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Description
【０００１】
【産業上の利用分野】本発明はワード線メタル分岐が使
用された高集積度のＤＲＡＭに関し、特に追加部分なく
メタル分岐領域に隣接するビット線センス増幅器のキャ
パシタンス不均衡を除去した構造に関する。
用された高集積度のＤＲＡＭに関し、特に追加部分なく
メタル分岐領域に隣接するビット線センス増幅器のキャ
パシタンス不均衡を除去した構造に関する。
【０００２】
【従来の技術】ＤＲＡＭ（Dynamic RAM)の発展はＶＬＳ
Ｉ技術の先頭走者であって、２〜３年毎に集積度が４倍
ずつ増加する急成長を遂げて来た。集積度が１Ｍビット
級以上になりながら、高速のＤＲＡＭ実現のための種々
の考案等が適用されて来ているところ、ワード線メタル
分岐はこれらのうち極めて重要な技術の一種であって一
般に多く利用されている。
Ｉ技術の先頭走者であって、２〜３年毎に集積度が４倍
ずつ増加する急成長を遂げて来た。集積度が１Ｍビット
級以上になりながら、高速のＤＲＡＭ実現のための種々
の考案等が適用されて来ているところ、ワード線メタル
分岐はこれらのうち極めて重要な技術の一種であって一
般に多く利用されている。
【０００３】ワード線メタル分岐とは、ワード線ドライ
バーから同一ワード線の端まで信号伝達遅延時間が集積
度増加に対し比例的に増加するに従ってこれを減らすた
めに採用したものであって、図１及び図２に示した通
り、ポリシリコンワード線上に併列でメタルワード線を
羅列し、一定数の行（ここで１行は二つのビット線で構
成され、これらの終端にはビット線センス増幅器１２が
位置する。）毎にワード線ポリシリコンとワード線メタ
ルを接続してワード線メタル分岐領域１１を形成する。
バーから同一ワード線の端まで信号伝達遅延時間が集積
度増加に対し比例的に増加するに従ってこれを減らすた
めに採用したものであって、図１及び図２に示した通
り、ポリシリコンワード線上に併列でメタルワード線を
羅列し、一定数の行（ここで１行は二つのビット線で構
成され、これらの終端にはビット線センス増幅器１２が
位置する。）毎にワード線ポリシリコンとワード線メタ
ルを接続してワード線メタル分岐領域１１を形成する。
【０００４】例えば、６４行毎にメタル接続を行い、メ
モリセルのアクセストランジスターのゲート（ワード
線）物質が本来のポリシリコンであれば、一般的にメタ
ルがポリシリコンに比べて抵抗比が０．００１に過ぎな
いため、メタルの伝達遅延時間を無視すればワード線の
伝達遅延時間はワード線ドライバー抵抗と６４行の半分
である単の３２行の長さに該当するポリシリコンワード
線の伝達時間の支配を受ける。
モリセルのアクセストランジスターのゲート（ワード
線）物質が本来のポリシリコンであれば、一般的にメタ
ルがポリシリコンに比べて抵抗比が０．００１に過ぎな
いため、メタルの伝達遅延時間を無視すればワード線の
伝達遅延時間はワード線ドライバー抵抗と６４行の半分
である単の３２行の長さに該当するポリシリコンワード
線の伝達時間の支配を受ける。
【０００５】尚、参考までにワード線の特性遅延時間
（ＴＤ）を数式で示すと次の通りである。
（ＴＤ）を数式で示すと次の通りである。
【０００６】 ＴＤ＝１．０２×Ｒｗｌ×Ｃｗｌ＋２．２１×Ｒｄ×Ｃｗｌ
【０００７】上記数式においてＲｗｌはワード線全体の
抵抗であり、Ｃｗｌはワード線全体のキャパシタンスで
あり、Ｒｄはワード線ドライバーの抵抗を表示したもの
である。
抵抗であり、Ｃｗｌはワード線全体のキャパシタンスで
あり、Ｒｄはワード線ドライバーの抵抗を表示したもの
である。
【０００８】上記のようなワード線メタル分方法は、ワ
ード線自体の信号伝達遅延時間を相当幅を減らすことが
できることには大きな長点があるが、いくつかの短点を
付随的に伴うようになる。
ード線自体の信号伝達遅延時間を相当幅を減らすことが
できることには大きな長点があるが、いくつかの短点を
付随的に伴うようになる。
【０００９】その第一は、チップ面積の増加である。メ
モリセルアレー内にポリシリコンとメタルワード線の接
続が必要であり、この接続が一定数の行毎に行われるた
め、この面積に該当するチップ面積の増加を来す。
モリセルアレー内にポリシリコンとメタルワード線の接
続が必要であり、この接続が一定数の行毎に行われるた
め、この面積に該当するチップ面積の増加を来す。
【００１０】第二は、本発明の動機に該当するものであ
って、ワード線メタル領域に隣接したビット線センス増
幅器の有するセンス能力値に対する損失である。
って、ワード線メタル領域に隣接したビット線センス増
幅器の有するセンス能力値に対する損失である。
【００１１】上記図１のビット線等のうち、１と２はワ
ード線メタル領域に隣接するビット線を示したものであ
って、それ以外のセルアレー内に位置したビット線等と
は異なるキャパシタンス条件を有する。ビット線が平行
に位置しながら、ビット線間にはカップリングキャパシ
タンス（Ｃｃ）が生じるが、他の全てのビット線等は両
側にカップリングキャパシタンスを取ることにより、２
Ｃｃの値を有するに反し、上記のワード線メタル分岐領
域１１に隣接したビット線１及び２は一方のカップリン
グキャパシタンスだけ取ることができるため、Ｃｃの値
（２Ｃｃの半分）だけを有する。
ード線メタル領域に隣接するビット線を示したものであ
って、それ以外のセルアレー内に位置したビット線等と
は異なるキャパシタンス条件を有する。ビット線が平行
に位置しながら、ビット線間にはカップリングキャパシ
タンス（Ｃｃ）が生じるが、他の全てのビット線等は両
側にカップリングキャパシタンスを取ることにより、２
Ｃｃの値を有するに反し、上記のワード線メタル分岐領
域１１に隣接したビット線１及び２は一方のカップリン
グキャパシタンスだけ取ることができるため、Ｃｃの値
（２Ｃｃの半分）だけを有する。
【００１２】従って、図３に示した通り、ワード線メタ
ル分岐領域に隣接したビット線１及び２のセンス増幅器
１２は、Ｃｃ程のキャパシタンス不均衡を有することに
なるため、センス増幅器が有するセンス能力値が他のビ
ット線のセンス増幅器に比べて小さい。
ル分岐領域に隣接したビット線１及び２のセンス増幅器
１２は、Ｃｃ程のキャパシタンス不均衡を有することに
なるため、センス増幅器が有するセンス能力値が他のビ
ット線のセンス増幅器に比べて小さい。
【００１３】故に、ＤＲＡＭ自体の特性抽出においてワ
ード線メタル分岐領域の近接ビット線１，２を含む行が
最もよくない値を有するため、ＤＲＡＭ特性自体に悪影
響を及ぼす。
ード線メタル分岐領域の近接ビット線１，２を含む行が
最もよくない値を有するため、ＤＲＡＭ特性自体に悪影
響を及ぼす。
【００１４】これの解決として、従来には図４に示した
通りの擬似ビット線を採用する方法を多く使用したとこ
ろ、ワード線メタル分岐領域１１に隣接したビット線
１，２とワード線メタル分岐領域間にアースされている
擬似ビット線ＤＵＭＭＹ ＢＩＴ ＬＩＮＥ：９１，９
２を挿入して、上記ビット線１，２のキャパシタンス均
衡を図った。しかし、この方法の使用によりキャパシタ
ンスの均衡はある程度達成したが、擬似ビット線９１，
９２の追加に因るそれ程の面積が増加するようになっ
た。即ち、ビット線のピッチを‘Ｌｂ’とすれば、ワー
ド線メタル領域毎に‘２Ｌｂ’程の面積増加を来す。
通りの擬似ビット線を採用する方法を多く使用したとこ
ろ、ワード線メタル分岐領域１１に隣接したビット線
１，２とワード線メタル分岐領域間にアースされている
擬似ビット線ＤＵＭＭＹ ＢＩＴ ＬＩＮＥ：９１，９
２を挿入して、上記ビット線１，２のキャパシタンス均
衡を図った。しかし、この方法の使用によりキャパシタ
ンスの均衡はある程度達成したが、擬似ビット線９１，
９２の追加に因るそれ程の面積が増加するようになっ
た。即ち、ビット線のピッチを‘Ｌｂ’とすれば、ワー
ド線メタル領域毎に‘２Ｌｂ’程の面積増加を来す。
【００１５】
【発明の目的】従って、本発明は上記のような従来の問
題点を解決するために案出されたものであって、面積の
増加なく全てのビット線のセンス増幅器が同一のキャパ
シタンスを保有するようにして、ＤＲＡＭ自体の特性を
向上させるビット線センス増幅器の均衡実現構造を提供
するのをその目的とする。
題点を解決するために案出されたものであって、面積の
増加なく全てのビット線のセンス増幅器が同一のキャパ
シタンスを保有するようにして、ＤＲＡＭ自体の特性を
向上させるビット線センス増幅器の均衡実現構造を提供
するのをその目的とする。
【００１６】
【課題を解決するための手段】本発明は上記の目的を達
成するために、ポリシリコンワード線上に併列にメタル
線を羅列し、一定数の行毎にワード線ポリシリコンとワ
ード線メタルを接続して、ワード線メタル分岐領域を形
成した高集積半導体装置において、上記ワード線メタル
分岐領域に隣接した二つのビット線を同一の行に組合わ
せて、一つのビット線センス増幅器に接続させることを
特徴とする。
成するために、ポリシリコンワード線上に併列にメタル
線を羅列し、一定数の行毎にワード線ポリシリコンとワ
ード線メタルを接続して、ワード線メタル分岐領域を形
成した高集積半導体装置において、上記ワード線メタル
分岐領域に隣接した二つのビット線を同一の行に組合わ
せて、一つのビット線センス増幅器に接続させることを
特徴とする。
【００１７】
【実施例】以下、添付した図５及び図６を通じて本発明
の一実施例を詳細に説明する。
の一実施例を詳細に説明する。
【００１８】図５は本発明によるビット線センス増幅器
の連結状態を示したもので、前に用いた符号と同一の符
号を用いた。そして、３乃至６はワード線メタル分岐領
域に隣接していないビット線等であり、７乃至１０はワ
ード線であり、１１乃至１３はビット線センス増幅器で
ある。
の連結状態を示したもので、前に用いた符号と同一の符
号を用いた。そして、３乃至６はワード線メタル分岐領
域に隣接していないビット線等であり、７乃至１０はワ
ード線であり、１１乃至１３はビット線センス増幅器で
ある。
【００１９】本図に示した通り、本発明は面積の増加な
くキャパシタンス均衡を合わせるために、二つのビット
線で構成される行の組合わせ順序を変更して、ワード線
メタル分岐領域１１に隣接した二つのビット線１，２が
同一の行に組合わせられて、一つのビット線センス増幅
器１２に接続されるようにした。
くキャパシタンス均衡を合わせるために、二つのビット
線で構成される行の組合わせ順序を変更して、ワード線
メタル分岐領域１１に隣接した二つのビット線１，２が
同一の行に組合わせられて、一つのビット線センス増幅
器１２に接続されるようにした。
【００２０】図６は本発明によるワード線メタル分岐領
域に隣接したビット線１，２の行組合図であって、図面
においてみられる通り、ワード線メタル分岐領域に近接
したビット線１，２が有する夫々のキャパシタンス値は
‘Ｃｂ＋Ｃｃ’であって、一つのビット線センス増幅器
１２に連結されて、正確に均衡を保つ（ΔＣは約Ｏ）。
更に、上記ビット線１，２はこれに隣接したビット線
４，５に対しては‘Ｃｃ’のキャパシタンス値を提供し
て均衡を保つようにすることによりセルアレー内の全て
の行（ビット線センス増幅器）が殆ど完全なキャパシタ
ンス均衡を保つことができる。
域に隣接したビット線１，２の行組合図であって、図面
においてみられる通り、ワード線メタル分岐領域に近接
したビット線１，２が有する夫々のキャパシタンス値は
‘Ｃｂ＋Ｃｃ’であって、一つのビット線センス増幅器
１２に連結されて、正確に均衡を保つ（ΔＣは約Ｏ）。
更に、上記ビット線１，２はこれに隣接したビット線
４，５に対しては‘Ｃｃ’のキャパシタンス値を提供し
て均衡を保つようにすることによりセルアレー内の全て
の行（ビット線センス増幅器）が殆ど完全なキャパシタ
ンス均衡を保つことができる。
【００２１】
【効果】本発明に伴う効果は次の通りである。面積の増
加が全くなくセルアレーの全ての行を同一の条件下に動
作するようにすることによりＤＲＡＭ自体の均一な特性
実現が可能であり、その間脆弱であったビットセンス増
幅器の問題を解決して集率（ＹＩＥＬＤ）を向上させ
る。
加が全くなくセルアレーの全ての行を同一の条件下に動
作するようにすることによりＤＲＡＭ自体の均一な特性
実現が可能であり、その間脆弱であったビットセンス増
幅器の問題を解決して集率（ＹＩＥＬＤ）を向上させ
る。
【図１】ワード線メタル分岐時のセルアレー概略図、
【図２】図１のＡ−Ａ′断面を示した概略図、
【図３】従来のビット線センス増幅器連結図、
【図４】擬似ビット線を採用した従来のビット線センス
増幅器連結図、
増幅器連結図、
【図５】本発明によるビット線センス増幅器連結図、
【図６】本発明によるワード線メタル分岐領域に隣接し
たビット線の行組合図。
たビット線の行組合図。
【符号の説明】 １，２ ワード線メタル分岐領域に隣接したビット線 ３，４，５，６ ワード線メタル分岐領域に隣接していないビット線 １１ ワード線メタル分岐領域 １２，１３，１４ ビット線センス増幅器 ９１，９２ 擬似ビット線 Ｏ メモリセル Ｘ ポリシリコンとメタルの接続点
Claims (1)
- 【請求項１】 複数のビット線ペアを含む半導体ＤＲＡ
Ｍデバイスであって、各ビット線ペアは擬似のビット線
ペアではなくかつ複数のセンス増幅器の内の１つに接続
され、該ＤＲＡＭデバイスは複数の交差ポリシリコンワ
ード線及び複数のメタルワード線を含み、該メタルワー
ド線は所定のメタル分岐領域にて該ポリシリコンワード
線に接続し、各々の該センス増幅器は結合キャパシタン
ス値を有しており、該ＤＲＡＭデバイスは、第１の該ビ
ット線ペアにおいて、 少なくとも１つの該所定のメタル分岐領域の両側にかつ
隣接して配置される第１及び第２のビット線と、 該第１及び第２のビット線に接続された、該複数のセン
ス増幅器の内の第１のセンス増幅器とを備え、該第１の
センス増幅器の結合キャパシタンス値が他の該センス増
幅器の結合キャパシタンス値に等しくかつ平衡すること
を特徴とする半導体ＤＲＡＭデバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900002377A KR930000899B1 (ko) | 1990-02-24 | 1990-02-24 | 다이나믹 램(dram)의 비트선 센스 증폭기의 균형 실현장치 |
| KR2377 | 1990-02-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04215472A JPH04215472A (ja) | 1992-08-06 |
| JP2603368B2 true JP2603368B2 (ja) | 1997-04-23 |
Family
ID=19296402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3030192A Expired - Lifetime JP2603368B2 (ja) | 1990-02-24 | 1991-02-25 | ダイナミックラム（ｄｒａｍ）のビット線増幅器の均衡実現構造 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5255231A (ja) |
| JP (1) | JP2603368B2 (ja) |
| KR (1) | KR930000899B1 (ja) |
| DE (1) | DE4105765C2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100273274B1 (ko) * | 1998-01-21 | 2001-01-15 | 김영환 | 오버 드라이빙 제어회로 |
| US5909388A (en) * | 1998-03-31 | 1999-06-01 | Siemens Aktiengesellschaft | Dynamic random access memory circuit and methods therefor |
| US6084816A (en) * | 1998-04-16 | 2000-07-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JPH11330414A (ja) | 1998-05-14 | 1999-11-30 | Oki Electric Ind Co Ltd | 半導体メモリ装置 |
| KR100402245B1 (ko) | 2001-09-18 | 2003-10-17 | 주식회사 하이닉스반도체 | 메모리 장치 |
| US7606097B2 (en) * | 2006-12-27 | 2009-10-20 | Micron Technology, Inc. | Array sense amplifiers, memory devices and systems including same, and methods of operation |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3942164A (en) * | 1975-01-30 | 1976-03-02 | Semi, Inc. | Sense line coupling reduction system |
| US4460981A (en) * | 1981-12-24 | 1984-07-17 | Intel Corporation | Virtual ground memory |
| JPS6282597A (ja) * | 1985-10-08 | 1987-04-16 | Fujitsu Ltd | 半導体記憶装置 |
| JPS63153792A (ja) * | 1986-12-17 | 1988-06-27 | Sharp Corp | 半導体メモリ装置 |
| JP2751298B2 (ja) * | 1989-01-26 | 1998-05-18 | 日本電気株式会社 | 半導体記憶装置 |
| JP2743459B2 (ja) * | 1989-04-27 | 1998-04-22 | 日本電気株式会社 | 半導体記憶装置 |
| JPH06188261A (ja) * | 1992-12-18 | 1994-07-08 | Ricoh Co Ltd | Ｌｄｄ構造の半導体装置とその製造方法 |
-
1990
- 1990-02-24 KR KR1019900002377A patent/KR930000899B1/ko not_active IP Right Cessation
-
1991
- 1991-02-12 US US07/654,245 patent/US5255231A/en not_active Expired - Lifetime
- 1991-02-23 DE DE4105765A patent/DE4105765C2/de not_active Expired - Lifetime
- 1991-02-25 JP JP3030192A patent/JP2603368B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR930000899B1 (ko) | 1993-02-11 |
| US5255231A (en) | 1993-10-19 |
| DE4105765A1 (de) | 1991-08-29 |
| JPH04215472A (ja) | 1992-08-06 |
| KR910016001A (ko) | 1991-09-30 |
| DE4105765C2 (de) | 2000-01-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |