KR930000899B1 - 다이나믹 램(dram)의 비트선 센스 증폭기의 균형 실현장치 - Google Patents

다이나믹 램(dram)의 비트선 센스 증폭기의 균형 실현장치 Download PDF

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내용 없음.

Description

다이나믹 램(DRAM)의 비트선 센스 증폭기의 균형 실현장치
제1도는 워드선 메탈 분기시의 셀 어레이 개략도.
제2도는 제1도의 A-A' 단면을 도시한 개략도.
제3도는 종래의 비트선 센스 증폭기 연결도.
제4도는 의사 비트선을 채용한 종래의 비트선 센스 증폭기 연결도.
제5도는 본 발명에 의한 비트선 센스 증폭기 연결도.
제6도는 본 발명에 의한 워드선 메탈 분기 영역에 이웃한 비트선의 행 조합도.
* 도면의 주요부분에 대한 부호의 설명
1,2 : 워드선 메탈 분기 영역에 이웃한 비트선
11 : 워드선 메탈 분기 영역 12 : 비트선 센스 증폭기
91,92 : 의사 비트선 O : 메모리 셀
X : 폴리 실리콘과 메탈의 접속점
본 발명은 워드선 메탈 분기가 사용된 고 집적도의 DRAM에 관한 것으로서, 특히 추가 부분없이 메탈분기 영역에 이웃한 비트선 센스 증폭기의 캐패시턴스 불균형을 제거한 장치에 관한 것이다.
DRAM(Dynamic RAM)의 발전은 VLSI 기술의 선두주자로서 매 2-3년 마다 집적도가 4배씩 증가하는 급성장을 이루어 왔다. 집적도가 1M 비트급 이상으로 접어들면서 고속의 DRAM 실현을 위한 여러 고안들이 적용되어 오고 있는바, 워드선 메탈 분기는 이중 대단히 중요한 기술의 일종으로서 일반적으로 많이 이용되고 있다.
워드선 메탈 분기란 워드선 드라이버로 부터 동일 워드선의 끝까지 신호 전달 지연 시간이 집적도 증가에 대하여 비례적으로 증가함에 따라 이를 줄이기 위하여 채용한 것으로서, 제1도 및 제2도에 도시한 바와같이 폴리 실리콘 워드선 상에 병렬로 메탈 워드선을 나열하고 일정 수의 행(여기서 1행은 두 비트선으로 구성되며, 이들의 끝단에는 비트선 센스 증폭기(12)가 위치한다)마다 워드선 폴리 실리콘과 워드선 메탈을 접속하여 워드선 메탈분기영역(11)을 형성한다.
예를들어 64행마다 메탈 접속을 하고 메모리 셀의 억세스 트랜지스터의 게이트(워드선) 물질이 본래 폴리 실리콘이라 하면 일반적으로 메탈이 폴리실리콘에 비하여 저항비가 0.001에 지나지 않으므로, 메탈의 전달지연 시간을 무시하게 되면 워드선의 전달 지연 시간은 워드선 드라이버 저항과 64행의 절반인 단지 32행의 길이에 해당하는 폴리실리콘 워드선의 전달 시간의 지배를 받는다.
또한 참고적으로 워드선의 특성지연시간(TD)을 수식으로 표현하면 다음과 같다.
TD=1.02×Rw1×Cw1+2.21×Rd×Cw1
상기 수식에서 Rw1은 워드선 전체의 저항이고, Cw1은 워드선 전체의 캐패시턴스이며, Rd는 워드선 드라이버의 저항을 표시한 것이다.
상기한 바와 같은 워드선 메탈 분기 방법은 워드선 자체의 신호 전달 지연 시간을 상당폭을 줄일 수 있다는 데에는 큰 장점이 있으나, 몇가지 단점을 부수적으로 수반하게 된다.
그 첫째는 칩 면적의 증가이다. 메모리 셀 어레이 내에 폴리실리콘과 메탈 워드선의 접속이 필요하고, 이 접속이 일정수의 행마다 행해지므로 이 면적에 해당하는 칩 면적의 증가를 초래한다.
둘째는, 본 발명의 동기에 해당하는 것으로서 워드선 메탈 분기 영역에 이웃한 비트선 센스 증폭기가 갖게되는 센스 능력값에 대한 손실이다.
상기 제1도의 비트선들 중 1 및 2는 워드선 메탈 분기 영역에 이웃한 비트선을 나타낸 것으로서, 그 이외의 셀 어레이 내에 위치한 비트선들과는 다른 캐패시턴스 조건을 갖는다.
비트선이 평행하게 위치하면서 비트선 간에는 커플링 캐패시턴스(Cc)가 생기는데 다른 모든 비트선들은 양쪽으로 커플링 캐패시턴스를 취함으로 인해 2Cc의 값을 갖는데 반해 상기의 워드선 메탈 분기 영역에 인접한 비트선(1 및 2)은 한쪽의 커플링 캐패시턴스만 취할수 있어 Cc의 값 (2Cc의 반)만을 갖는다.
따라서 제3도에 도시한 바와같이 워드선 메탈 분기 영역에 이웃한 비트선(1 및 2)의 센스 증폭기는 Cc만큼의 개피시턴스 불균형을 갖게 되어 센스 증폭기가 갖는 센스 능력값이 다른 비트선의 센스 증폭기에 비해 작다.
그러므로 DRAM 자체의 특성 추출에 있어서 워드선 메탈 분기 영역의 근접 비트선(1,2)을 포함한 행이 가장 좋지 않은 값을 갖게 되므로 DRAM 특성 자체에 악영향을 미친다.
이의 해결로서 종래에는 제4도에 도시한 바와같은 의사 비트선을 채용하는 방법을 많이 사용하였는바, 워드선 메탈 분기 영역(11)에 이웃한 비트선(1,2) 워드선 메탈 분기 영역(11) 사이에 접지되어 있는 의사 비트선(DUMMY BIT LINE:91,92)을 삽입하여 상기 비트선(1,2)의 캐패시턴스 균형을 꿰하였다. 그러나 이 방법의 사용으로 캐패시턴스의 균형은 어느 정도 달성하였지만 의사 비트선(91,92)의 추가로 인한 그 만큼의 면적이 증가하게 되었다. 즉, 비트선의 피치를‘Lb’라 하면 워드선 메탈 영역마다 ‘2Lb’만큼의 면적 증가가 초래된다.
따라서 본 발명은 상기한 바와같은 종래의 문제점을 해결하기 위해 안출한 것으로서, 면적의 증가없이 모든 비트선의 센스 증폭기가 동일한 캐패시턴스를 보유하도록 하여 DRAM 자체의 특성을 향상시키는 비트선 센스 증폭기의 균형 실현장치를 제공함에 그 목적을 두고 있다.
본 발명은 상기 목적을 달성하기 위하여, 폴리실리콘 워드선 상에 병렬로 메탈 워드선을 나열하고 일정수의 행마다 워드선 폴리실리콘과 워드선 메탈을 접속하여 워드선 메탈분기영역을 형성한 고집적 반도체 장치에 있어서, 상기 워드선 메탈 분기영역에 바로 인접한 두 비트선을 동일한 행으로 조합하여 하나의 비트선 센스 증폭기에 접속되도록 함을 특징으로 한다.
이하, 첨부한 제5도 및 제6도를 통하여 본 발명의 일실시예를 상세히 설명한다.
제5도는 본 발명에 의한 비트선 센스 증폭기의 연결 상태를 나타낸 도면으로서, 앞에서 사용한 부호와 동일한 부호를 사용하였다.
본도에 도시한 바와같이 면적의 증가없이 캐패시턴스 균형을 맞추기 위해, 2개의 비트선으로 구성되는 행의 조합 순서를 변경하여, 워드선 메탈 분기 영역(11)에 인접된 두 비트선(1,2)이 동일한 행으로 조합되어 하나의 비트선 센스증폭기(12)에 접속되도록 하였다.
제6도는 본 발명에 의한 워드선 메탈 분기 영역에 이웃한 비트선(1,2)의 행 조합도로서, 도면에서 보인 바와같이 워드선 메탈 분기 영역에 위치한 비트선(1.2)은 캐패시턴스값 ‘Cb+Cc’로서 정확히 균형을 이룰수 있다(△C
Figure kpo00001
O).
또한 상기 비트선(1.2)은 이에 바로 인접한 비트선에 대해서는‘Cc’의 캐패시턴스 값을 제공하여 균형을 이루도록 함으로써 셀 어레이 내의 모든 행(비트선센스 증폭기)이 거의 완전한 캐패시턴스 균형을 이룰수 있다.
본 발명에 따른 효과는 다음과 같다.
면적의 증가가 전혀 없이 셀 어레이의 모든 행을 동일한 조건하에서 동작하도록 함으로써 DRAM 자체의 균일한 특성 실현이 가능하고, 그 동안 취약햇던 비트선 센스 증폭기의 문제를 해결하여 수율(YIELD)을 향상시킨다.

Claims (1)

  1. 다수의 비트선, 다수의 워드선, 및 일정 간격마다 폴리실리콘 워드선과 메탈 워드선을 접속하여 워드선 메탈 분기 영역(11)을 형성한 구조를 가진 DRAM 셀 어레이의 비트선 센스 증폭기의 균형실현장치에 있어서, 상기 메탈 분기 영역(11)에 근접 위치한 제1 및 제2비트선(1,2)에 연결된 제1비트선 센스 증폭기(12), 상기 제1비트선 센스증폭기(12)의 일측에 위치하여, 제3 및 제4비트선에 연결된 제2비트선 센스증폭기, 및 상기 제1비트선 센스 증폭기의 타측에 위치하여, 제5 및 제6비트선에 연결된 제3비트선 센스 증폭기를 포함하고 있는 것을 특징으로 하는 비트선 센스 증폭기의 균형 실현장치.
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DE4105765A DE4105765C2 (de) 1990-02-24 1991-02-23 Dynamischer Schreib-/Lesespeicher (DRAM)
JP3030192A JP2603368B2 (ja) 1990-02-24 1991-02-25 ダイナミックラム（ｄｒａｍ）のビット線増幅器の均衡実現構造

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100273274B1 (ko) * 1998-01-21 2001-01-15 김영환 오버 드라이빙 제어회로
US5909388A (en) * 1998-03-31 1999-06-01 Siemens Aktiengesellschaft Dynamic random access memory circuit and methods therefor
US6084816A (en) 1998-04-16 2000-07-04 Kabushiki Kaisha Toshiba Semiconductor memory device
JPH11330414A (ja) 1998-05-14 1999-11-30 Oki Electric Ind Co Ltd 半導体メモリ装置
KR100402245B1 (ko) 2001-09-18 2003-10-17 주식회사 하이닉스반도체 메모리 장치
US7606097B2 (en) * 2006-12-27 2009-10-20 Micron Technology, Inc. Array sense amplifiers, memory devices and systems including same, and methods of operation

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3942164A (en) * 1975-01-30 1976-03-02 Semi, Inc. Sense line coupling reduction system
US4460981A (en) * 1981-12-24 1984-07-17 Intel Corporation Virtual ground memory
JPS6282597A (ja) * 1985-10-08 1987-04-16 Fujitsu Ltd 半導体記憶装置
JPS63153792A (ja) * 1986-12-17 1988-06-27 Sharp Corp 半導体メモリ装置
JP2751298B2 (ja) * 1989-01-26 1998-05-18 日本電気株式会社 半導体記憶装置
JP2743459B2 (ja) * 1989-04-27 1998-04-22 日本電気株式会社 半導体記憶装置
JPH06188261A (ja) * 1992-12-18 1994-07-08 Ricoh Co Ltd Ｌｄｄ構造の半導体装置とその製造方法

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