KR20030042905A - 감소된 비트라인 전압 오프셋을 갖는 멀티포트 반도체메모리장치 및 이의 메모리셀 배치방법 - Google Patents

감소된 비트라인 전압 오프셋을 갖는 멀티포트 반도체메모리장치 및 이의 메모리셀 배치방법 Download PDF

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Abstract

감소된 비트라인 전압 오프셋을 갖는 멀티포트 반도체 메모리장치 및 멀티포트 반도체 메모리장치에서 비트라인 전압 오프셋을 감소시키기 위한 메모리셀 배치방법이 개시된다. 상기 메모리셀 배치방법에 따라 구현되는 본 발명에 따른 멀티포트 반도체 메모리장치는, 제1비트라인쌍과 제2비트라인쌍을 갖는 복수개의 메모리셀들, 및 플립된 제1비트라인쌍과 플립된 제2비트라인쌍을 갖는 복수개의 플립된 메모리셀들을 구비하고, 상기 메모리셀들과 상기 플립된 메모리셀들이 로우방향으로 번갈아 가며 배열되고, 상기 로우방향의 소정위치에서 서로 이웃하는 메모리셀과 플립된 메모리셀 사이에 소정의 예비 메모리셀이 배치되는 것을 특징으로 한다. 특히 상기 예비 메모리셀은 상기 메모리셀의 제1비트라인쌍을 상기 플립된 메모리셀의 제2비트라인쌍으로 연결하고 상기 메모리셀의 제2비트라인쌍을 상기 플립된 메모리셀의 제1비트라인쌍으로 연결한다.

Description

감소된 비트라인 전압 오프셋을 갖는 멀티포트 반도체 메모리장치 및 이의 메모리셀 배치방법{Multi-port semiconductor memory device having reduced bitline voltage offset and method for arranging memory cells thereof}
본 발명은 멀티포트(Multi-port) 반도체 메모리장치에 관한 것으로, 특히 감소된 비트라인 전압 오프셋(Offset)을 갖는 멀티포트 반도체 메모리장치 및 이의 메모리셀 배치방법에 관한 것이다.
일반적으로 반도체 메모리장치의 메모리 코아는 각각의 메모리셀이 비트라인 쌍과 워드라인에 연결되는 어레이 형태로 레이아웃되고, 메모리셀을 엑세스하기 위한 회로들은 메모리 코아의 주변에 레이아웃된다. 한편 고속 시스템에 대한 요구가 증가함에 따라 반도체 메모리장치도 고속화 및 저전력화가 끊임없이 요구되고 있으며, 따라서 반도체 메모리장치의 고속화 및 저전력화를 실현하기 위해서는 반도체 제조방법 뿐만 아니라 설계방법, 즉 레이아웃 방법 또한 매우 중요하다.
도 1은 멀티포트(Multi-port) SRAM의 비트 메모리셀 구조를 나타내는 회로도이다. 도 2는 도 1에 도시된 비트 메모리셀의 개략적인 레이아웃을 나타내는 도면이고, 도 3은 도 2에 도시된 레이아웃에서 비트라인들만을 나타내는 도면이다.
도 1을 참조하면, 멀티포트 SRAM의 비트 메모리셀은, 래치를 구성하는 인버터들(I1,I2), 제1워드라인(wl-1)에 의해 제어되고 제1비트라인쌍(bit1,bitb1)에 연결되는 액세스 트랜지스터들(T1,T2), 및 제2워드라인(wl-2)에 의해 제어되고 제2비트라인쌍(bit2,bitb2)에 연결되는 액세스 트랜지스터들(T3,T4)을 구비한다.
여기에서 제1비트라인쌍(bit1,bitb1)은 제1포트에 해당하고 제2비트라인쌍(bit2,bitb2)은 제2포트에 해당한다. 또한 Ci1 내지 Ci5는 비트라인 간에 발생되는 인터라인 커패시턴스(Interline capacitance)를 나타내고, Cg1 내지 Cg4는 비트라인들 자체의 와이어(Wire) 커패시턴스를 나타낸다.
한편 도 2 및 도 3을 참조하면, 멀티포트 SRAM의 메모리셀에서는 각 포트의 비트라인 간에 발생되는 인터라인 커패시턴스(Interline capacitance)의 미스매치(Mismatch)에 기인하는 불량을 줄이기 위하여 트위스티드(Twisted) 비트라인 구조가 사용된다. 이로 인하여 포트간의 비트라인 커패시턴스(Bitline capacitance)의 미스매치가 크게 발생된다.
좀더 설명하면, 제1비트라인쌍(bit1,bitb1)의 커패시턴스는 비교적 작은 값을 갖는다. 반면에 제2비트라인쌍(bit2,bitb2)은 트위스트되어 있으므로 상대적으로 그 길이가 길고 이에 따라 제2비트라인쌍(bit2,bitb2)의 커패시턴스는 제1비트라인쌍(bit1,bitb1)의 커패시턴스보다 커진다. 또한 제2비트라인쌍(bit2,bitb2)에서는 트위스트를 위하여 비아 콘택(Via Contact)이 사용되고 또한 그 길이가 길므로 레지스터턴스(Resistance)가 증가된다.
따라서 제1비트라인쌍(bit1,bitb1)의 커패시턴스 및 레지스턴스와 제2비트라인쌍(bit2,bitb2)의 커패시턴스 및 레지스턴스 사이에 미스매치가 발생되며 이로인하여 비트라인 전압 디벨럽(Develop) 시에 전압 오프셋(Offset)이 발생된다.
도 4는 도 1에 도시된 메모리셀에서 각 포트에 대한 비트라인 전압 디벨럽시의 타이밍도를 나타내는 도면이다.
도 1 및 도 4를 참조하면, 초기상태에서 bit1, bitb1, bit2, 및 bitb2는 전압전압(VDD) 레벨로 프리차지되며 t0에서 워드라인들(wl-1,wl-2)도 동시에 논리"하이" 레벨이 된다. 이에 따라 비트라인들의 전압이 디벨럽되기 시작한다. 이때 비트라인들의 전압을 감지하는 감지증폭기(미도시)의 목표 차전압 마진(Target different voltage margin)을 △v라고 한다면, 제1포트의 bit1은 t1에서 VDD-△v에 도달하게 되며 제2포트의 bit2는 t1보다 큰 t2에서 VDD-△v에 도달하게 된다. 이로 인하여 △v1 만큼의 전압 오프셋이 발생되게 된다. 이러한 현상이 발생되는 이유는 상술한 바와 같이 제2포트의 bit2가 제1포트의 bit1보다 더 큰 커패시턴스와 레지스턴스를 갖기 때문이다.
그런데 제1비트라인쌍(bit1,bitb1)(제1포트) 및 제2비트라인쌍(bit2,bitb2)(제2포트)의 전압을 감지하는 감지증폭기들이 동일한 인에이블 시간을 갖는 경우에, 제1포트에서는 t1-t0 동안에만 감지증폭기가 인에이블되어도 됨에도 불구하고 제2포트에서 t2-t0 동안 감지증폭기가 인에이블되어야 하므로 불가피하게 제1포트에서도 제2포트와 동일하게 t2-t0 동안 감지증폭기가 인에이블되게 된다. 이로 인하여 제1포트의 액세스 시간이 증가하게 되어 결국 동작속도가 떨어지게 되며 또한 제1포트에서 △v1에 해당하는 만큼의 전력이 더 소비되게 되는 단점이 있다.
도 5는 도 2에 도시된 메모리셀들을 포함하는 종래의 멀티포트 SRAM의 메모리셀 어레이를 나타내는 레이아웃 도면이다.
도 5를 참조하면, 종래의 멀티포트 SRAM은 도 2에 도시된 것과 같은 복수개의 메모리셀들(511,512,513,514)과 상기 메모리셀들(511,512,513,514)이 플립(Flip)된 메모리셀들(521,522,523,524)을 구비한다.
상기 플립된 메모리셀들(521,522,523,524)은 상기 메모리셀들(511,512,513,514)이 (RX,RY)방식으로 회전된 것으로서, 상기 메모리셀들(511,512,513,514)과 상기 플립된 메모리셀들(521,522,523,524)이 로우(Row)방향으로 번갈아 가며 일렬로 배열된다. 또한 상기 로우 방향으로 일렬로 배열된 형태가 칼럼 방향으로 반복 배열된다.
도 6은 도 5에서 하나의 메모리셀과 하나의 플립된 메모리셀 사이의 연결을 보여주는 레이아웃 도면이고, 도 7은 도 6에 도시된 레이아웃에서 비트라인들만을 나타내는 도면이다.
도 6 및 도 7을 참조하면, 하측에 배치되는 메모리셀(512)의 제1비트라인쌍(bit1,bitb1)이 상측에 배치되는 플립된 메모리셀(522)의 제1비트라인쌍(bitb1,bit1)에 연결되고 하측에 배치되는 메모리셀(512)의 제2비트라인쌍(bit2,bitb2)이 상측에 배치되는 플립된 메모리셀(522)의 제2비트라인쌍(bitb2,bit2)에 연결된다.
이에 따라 비트라인쌍(bit1,bitb1)의 길이는 동일해지므로 비트라인쌍(bit1,bitb1)의 커패시턴스 및 레지스턴스는 동일해진다. 또한 비트라인쌍(bit2,bitb2)의 길이도 동일해지므로 비트라인쌍(bit2,bitb2)의 커패시턴스 및레지스턴스는 동일해진다. 즉 각 포트의 비트라인쌍 간에는 커패시턴스와 레지스턴스가 동일해 진다. 그러나 제1포트, 즉 비트라인쌍(bit1,bitb1)의 길이와 제2포트, 즉 비트라인쌍(bit2,bitb2)의 길이는 서로 다르므로 두 포트 간에는 커패시턴스와 레지스턴스가 서로 달라진다.
이로 인하여 도 5에 도시된 바와 같은 종래의 멀티포트 SRAM의 메모리셀 어레이에서는 제1포트의 커패시턴스/레지스턴스와 제2포트의 커패시턴스/레지스턴스 사이에 큰 차이가 발생된다. 이에 따라 상술한 바와 같이 종래의 멀티포트 SRAM에서는 비트라인 전압 디벨럽 시에 전압 오프셋(Offset)이 발생되며 결국 동작속도가 떨어지게 되며 또한 소비전력이 커지게 되는 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 감소된 비트라인 전압 오프셋을 갖는 멀티포트 반도체 메모리장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 멀티포트 반도체 메모리장치에서 비트라인 전압 오프셋을 감소시키기 위한 메모리셀 배치방법을 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 멀티포트(Multi-port) SRAM의 비트 메모리셀 구조를 나타내는 회로도이다.
도 2는 도 1에 도시된 비트 메모리셀의 개략적인 레이아웃을 나타내는 도면이다.
도 3은 도 2에 도시된 레이아웃에서 비트라인들만을 나타내는 도면이다.
도 4는 도 1에 도시된 메모리셀에서 각 포트에 대한 비트라인 전압 디벨럽시의 타이밍도를 나타내는 도면이다.
도 5는 도 2에 도시된 메모리셀들을 포함하는 종래의 멀티포트 SRAM의 메모리셀 어레이를 나타내는 레이아웃 도면이다.
도 6은 도 5에서 하나의 메모리셀과 하나의 플립된 메모리셀 사이의 연결을 보여주는 레이아웃 도면이다.
도 7은 도 6에 도시된 레이아웃에서 비트라인들만을 나타내는 도면이다.
도 8은 본 발명에 따른 멀티포트 반도체 메모리장치의 메모리셀 어레이를 나타내는 레이아웃 도면이다.
도 9는 도 8에 도시된 예비 메모리셀의 구조와 상측에 배치되는 메모리셀, 하측에 배치되는 플립된 메모리셀과의 연결을 나타내는 도면이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 멀티포트 반도체 메모리장치는, 제1비트라인쌍과 제2비트라인쌍을 갖는 복수개의 메모리셀들, 및 플립된 제1비트라인쌍과 플립된 제2비트라인쌍을 갖는 복수개의 플립된 메모리셀들을 구비하고, 상기 메모리셀들과 상기 플립된 메모리셀들이 로우방향으로 번갈아 가며 배열되고, 상기 로우방향의 소정위치에서 서로 이웃하는 메모리셀과 플립된 메모리셀 사이에 소정의 예비 메모리셀이 배치되는 것을 특징으로 한다.
상기 메모리셀들과 상기 플립된 메모리셀들은 8트랜지스터 메모리셀들이다. 상기 예비 메모리셀은 상기 메모리셀의 제1비트라인쌍을 상기 플립된 메모리셀의 제2비트라인쌍으로 연결하고 상기 메모리셀의 제2비트라인쌍을 상기 플립된 메모리셀의 제1비트라인쌍으로 연결한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 메모리셀 배치방법은, 제1비트라인쌍과 제2비트라인쌍을 갖는 복수개의 메모리셀들 및 플립된 제1비트라인쌍과 플립된 제2비트라인쌍을 갖는 복수개의 플립된 메모리셀들을 구비하는 멀티포트 반도체 메모리장치에 대한 메모리셀 배치방법에 있어서, 상기 메모리셀들과 상기 플립된 메모리셀들을 로우방향으로 번갈아 가며 배열하는 단계, 및 상기 로우방향의 소정위치에서 서로 이웃하는 메모리셀과 플립된 메모리셀 사이에 소정의 예비 메모리셀을 배치하는 단계를 구비하고, 상기 예비 메모리셀은 상기 메모리셀의 제1비트라인쌍을 상기 플립된 메모리셀의 제2비트라인쌍으로 연결하고 상기 메모리셀의 제2비트라인쌍을 상기 플립된 메모리셀의 제1비트라인쌍으로 연결하는 것을 특징으로 한다.
상기 메모리셀들과 상기 플립된 메모리셀들은 8트랜지스터 메모리셀들이다.
따라서 본 발명에 따른 멀티포트 반도체 메모리장치에서는 상기 예비 메모리셀에 의해 모든 비트라인들의 길이가 동일해 지고 결국 모든 비트라인들의 커패시턴스와 레지스턴스가 동일해 진다. 이에 따라 본 발명에 따른 멀티포트 반도체 메모리장치에서는 종래기술과 달리 비트라인 전압 오프셋이 제거되거나 크게 감소되며 또한 동작속도가 향상되며 전력소모도 감소되는 장점이 있다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 8은 본 발명에 따른 멀티포트 반도체 메모리장치의 메모리셀 어레이를 나타내는 레이아웃 도면이다.
도 8을 참조하면, 본 발명에 따른 멀티포트 반도체 메모리장치는 복수개의 메모리셀들(811,812,813,814)과 상기 메모리셀들(811,812,813,814)이 플립(Flip)된 메모리셀들(821,822,823,824)을 구비한다.
상기 메모리셀들(811,812,813,814)은 도 1 및 도 2에 도시된 메모리셀과 동일한 8트랜지스터 메모리셀로서 제1비트라인쌍(bit1,bitb1)과 제2비트라인쌍(bit2,bitb2)을 갖는다. 좀더 상세하게는 메모리셀들(811,812,813,814)은 도 1에 도시된 바와 같이 래치를 구성하는 인버터들(I1,I2), 제1워드라인(wl-1)에 의해 제어되고 제1비트라인쌍(bit1,bitb1)에 연결되는 액세스 트랜지스터들(T1,T2), 및 제2워드라인(wl-2)에 의해 제어되고 제2비트라인쌍(bit2,bitb2)에 연결되는 액세스 트랜지스터들(T3,T4)을 구비한다. 여기에서제1비트라인쌍(bit1,bitb1)은 제1포트에 해당하고 제2비트라인쌍(bit2,bitb2)은 제2포트에 해당한다.
상기 플립된 메모리셀들(821,822,823,824)은 상기 메모리셀들(811,812,813,814)이 (RX,RY)방식으로 회전된 것으로서 플립된 제1비트라인쌍과 플립된 제2비트라인쌍을 가지며, 상기 메모리셀들(811,812,813,814)과 상기 플립된 메모리셀들(821,822,823,824)이 로우(Row)방향으로 번갈아 가며 일렬로 배열된다. 또한 상기 로우 방향으로 일렬로 배열된 형태가 칼럼 방향으로 반복 배열된다.
특히 본 발명에 따른 멀티포트 반도체 메모리장치에서는 상기 로우방향의 소정위치에서 서로 이웃하는 메모리셀(812)과 플립된 메모리셀(823) 사이에 소정의 예비 메모리셀(831)이 배치된다. 바람직하기에는 로우 방향으로 배열되는 메모리셀들의 개수가 n(자연수)개일 경우 n/2번째의 메모리셀과 (n/2)+1번째의 플립된 메모리셀 사이에 다시말해 상측 어레이(Array1)와 하측 어레이(Array2)의 정중앙에 예비 메모리셀(831)이 배치되는 것이 바람직하다.
예비 메모리셀(831)의 구조는 도 9를 참조하여 상세히 설명된다.
도 9는 도 8에 도시된 예비 메모리셀(831)의 구조와 상측에 배치되는 메모리셀(812), 하측에 배치되는 플립된 메모리셀(823)과의 연결을 나타내는 도면이다.
도 9를 참조하면, 예비 메모리셀(831)은 상측에 배치되는 메모리셀(812)의 제1비트라인쌍(bit1,bitb1)을 하측에 배치되는 플립된 메모리셀(823)의 제2비트라인쌍(bitb2,bit2)으로 연결하고 상측에 배치되는 메모리셀(812)의제2비트라인쌍(bit2,bitb2)을 하측에 배치되는 플립된 메모리셀(823)의 제1비트라인쌍(bitb1,bit1)으로 연결한다.
이에 따라 모든 비트라인들의 길이가 동일해 지고 결국 모든 비트라인들의 커패시턴스와 레지스턴스가 동일해 진다. 따라서 본 발명에 따른 멀티포트 반도체 메모리장치에서는 종래기술과 달리 비트라인 전압 오프셋이 제거되거나 크게 감소되며 또한 동작속도가 향상되며 전력소모도 감소된다.
한편 예비 메모리셀(831)에 의해 메모리셀(812)의 제1비트라인쌍(bit1,bitb1)(제1포트)이 플립된 메모리셀(823)의 제2비트라인쌍(bitb2,bit2)(제2포트)에 연결되고 메모리셀(812)의 제2비트라인쌍(bit2,bitb2)(제2포트)이 플립된 메모리셀(823)의 제1비트라인쌍(bitb1,bit1)(제1포트)에 연결되므로 워드라인 드라이버의 구성이 종래기술로부터 변경된다. 즉 도 8에 도시된 바와 같이 워드라인 드라이버가 두 개의 제1 및 제2워드라인 드라이버(84,85)로 분리되고 제1워드라인 드라이버(84)의 출력포트들이 제2워드라인 드라이버(85)에서는 반대가 되도록 연결된다. 다시말해 제1워드라인 드라이버(84)에서의 제1출력포트가 제2워드라인 드라이버(85)에서는 제2출력포트가 되고 제1워드라인 드라이버(84)에서의 제2출력포트가 제2워드라인 드라이버(85)에서는 제1출력포트가 된다.
이하 본 발명에 따른 멀티포트 반도체 메모리장치에서 모든 비트라인들의 커패시턴스와 레지스턴스가 동일해지는 것을 수식으로 살펴본다.
먼저 도 8에 도시된 상측 어레이(Array1) 또는 하측 어레이(Array2)에서의비트라인들의 총 커패시턴스를 구하면 다음 수학식 1로 주어진다.
여기에서 Cta-bit1은 상측 어레이(Array1) 또는 하측 어레이(Array2)에서의 비트라인(bit1)의 총 커패시턴스를 나타내고 Cta_bitb1은 상측 어레이(Array1) 또는 하측 어레이(Array2)에서의 상보 비트라인(bitb1)의 총 커패시턴스를 나타낸다. Cta_bit2는 상측 어레이(Array1) 또는 하측 어레이(Array2)에서의 비트라인(bit2)의 총 커패시턴스를 나타내고 Cta_bitb2는 상측 어레이(Array1) 또는 하측 어레이(Array2)에서의 상보 비트라인(bitb2)의 총 커패시턴스를 나타낸다.
또한 도 1에 도시된 바와 같이, Ci1은 하나의 메모리셀에서 bit1과 bit2 사이의 인터라인 커패시턴스를 나타내고 Ci2는 하나의 메모리셀에서 bitb1과 bitb2 사이의 인터라인 커패시턴스를 나타내고 Ci3은 하나의 메모리셀에서 bit1과 bitb2 사이의 인터라인 커패시턴스를 나타내며 Ci4는 하나의 메모리셀에서 bitb1과 bit2 사이의 인터라인 커패시턴스를 나타낸다. 또한 Cg1은 하나의 메모리셀에서 bit1 자체의 커패시턴스를 나타내고 Cg2는 하나의 메모리셀에서 bit2 자체의 커패시턴스를 나타내고 Cg3은 하나의 메모리셀에서 bitb2 자체의 커패시턴스를 나타내며 Cg4는 하나의 메모리셀에서 bitb1 자체의 커패시턴스를 나타낸다.
또한 예비 메모리셀(831)에서의 커패시턴스를 무시한다면, 상측 어레이(Array1)와 하측 어레이(Array2)를 합한 전체 어레이에서의 비트라인들의 총 커패시턴스를 구하면 다음 수학식 2로 주어진다.
여기에서 Ct_bit1은 Array1과 Array2를 합한 전체 어레이에서의 bit1의 총 커패시턴스를 나타내고 Ct_bitb1은 Array1과 Array2를 합한 전체 어레이에서의 bitb1의 총 커패시턴스를 나타낸다. Ct_bit2는 Array1과 Array2를 합한 전체 어레이에서의 bit2의 총 커패시턴스를 나타내고 Ct_bitb2는 Array1과 Array2를 합한 전체 어레이에서의 bitb2의 총 커패시턴스를 나타낸다.
다음에 수학식 1을 수학식 2에 대입하면 다음 수학식 3이 된다.
수학식 3에서와 같이 본 발명에 따른 멀티포트 반도체 메모리장치에서는 모든 비트라인들의 커패시턴스가 동일해지는 것을 알 수 있다.
한편 도 8에 도시된 상측 어레이(Array1) 또는 하측 어레이(Array2)에서의 비트라인들의 총 레지스턴스를 구하면 다음 수학식 4로 주어진다.
여기에서 Rta_bit1은 상측 어레이(Array1) 또는 하측 어레이(Array2)에서의 비트라인(bit1)의 총 레지스턴스를 나타내고 Rta_bitb1은 상측 어레이(Array1) 또는 하측 어레이(Array2)에서의 상보 비트라인(bitb1)의 총 레지스턴스를 나타낸다. Rta_bit2는 상측 어레이(Array1) 또는 하측 어레이(Array2)에서의 비트라인(bit2)의 총 레지스턴스를 나타내고 Rta_bitb2는 상측 어레이(Array1) 또는 하측 어레이(Array2)에서의 상보 비트라인(bitb2)의 총 레지스턴스를 나타낸다.
또한 Rw0는 하나의 메모리셀에서 bit1의 수직 와이어 레지스턴스(Vertical wire resistance)를 나타내고 Rw1은 하나의 메모리셀에서 bitb1의 수직 와이어 레지스턴스를 나타내고 Rw2는 하나의 메모리셀에서 bit2의 수직 와이어 레지스턴스를 나타내며 Rw3는 하나의 메모리셀에서 bitb2의 수직 와이어 레지스턴스를 나타낸다.
예비 메모리셀(831)에서의 레지스턴스를 무시한다면, 상측 어레이(Array1)와하측 어레이(Array2)를 합한 전체 어레이에서의 비트라인들의 총 레지스턴스를 구하면 다음 수학식 5로 주어진다.
다음에 수학식4를 수학식 5에 대입하면 다음 수학식 6이 된다.
수학식 6에서와 같이 본 발명에 따른 멀티포트 반도체 메모리장치에서는 모든 비트라인들의 레지스턴스가 동일해지는 것을 알 수 있다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이, 본 발명에 따른 멀티포트 반도체 메모리장치에서는 모든 비트라인들의 길이가 동일해 지고 결국 모든 비트라인들의 커패시턴스와 레지스턴스가 동일해 진다. 따라서 본 발명에 따른 멀티포트 반도체 메모리장치에서는 종래기술과 달리 비트라인 전압 오프셋이 제거되거나 크게 감소되며 또한 동작속도가 향상되며 전력소모도 감소되는 장점이 있다.

Claims (5)

  1. 제1비트라인쌍과 제2비트라인쌍을 갖는 복수개의 메모리셀들; 및
    플립된 제1비트라인쌍과 플립된 제2비트라인쌍을 갖는 복수개의 플립된 메모리셀들을 구비하고,
    상기 메모리셀들과 상기 플립된 메모리셀들이 로우방향으로 번갈아 가며 배열되고, 상기 로우방향의 소정위치에서 서로 이웃하는 메모리셀과 플립된 메모리셀 사이에 소정의 예비 메모리셀이 배치되는 것을 특징으로 하는 멀티포트 반도체 메모리장치.
  2. 제1항에 있어서, 상기 메모리셀들과 상기 플립된 메모리셀들은 8트랜지스터메모리셀들인 것을 특징으로 하는 멀티포트 반도체 메모리장치.
  3. 제1항에 있어서, 상기 예비 메모리셀은 상기 메모리셀의 제1비트라인쌍을 상기 플립된 메모리셀의 제2비트라인쌍으로 연결하고 상기 메모리셀의 제2비트라인쌍을 상기 플립된 메모리셀의 제1비트라인쌍으로 연결하는 것을 특징으로 하는 멀티포트 반도체 메모리장치.
  4. 제1비트라인쌍과 제2비트라인쌍을 갖는 복수개의 메모리셀들 및 플립된 제1비트라인쌍과 플립된 제2비트라인쌍을 갖는 복수개의 플립된 메모리셀들을 구비하는 멀티포트 반도체 메모리장치에 대한 메모리셀 배치방법에 있어서,
    상기 메모리셀들과 상기 플립된 메모리셀들을 로우방향으로 번갈아 가며 배열하는 단계; 및
    상기 로우방향의 소정위치에서 서로 이웃하는 메모리셀과 플립된 메모리셀 사이에 소정의 예비 메모리셀을 배치하는 단계를 구비하고,
    상기 예비 메모리셀은 상기 메모리셀의 제1비트라인쌍을 상기 플립된 메모리셀의 제2비트라인쌍으로 연결하고 상기 메모리셀의 제2비트라인쌍을 상기 플립된 메모리셀의 제1비트라인쌍으로 연결하는 것을 특징으로 하는 멀티포트 반도체 메모리장치에 대한 메모리셀 배치방법.
  5. 제4항에 있어서, 상기 메모리셀들과 상기 플립된 메모리셀들은 8트랜지스터메모리셀들인 것을 특징으로 하는 멀티포트 반도체 메모리장치에 대한 메모리셀 배치방법.
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