JPH0752758B2 - 半導体読出し専用メモリ - Google Patents
半導体読出し専用メモリInfo
- Publication number
- JPH0752758B2 JPH0752758B2 JP7530088A JP7530088A JPH0752758B2 JP H0752758 B2 JPH0752758 B2 JP H0752758B2 JP 7530088 A JP7530088 A JP 7530088A JP 7530088 A JP7530088 A JP 7530088A JP H0752758 B2 JPH0752758 B2 JP H0752758B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- bank
- memory
- mosfets
- mosfet
- Prior art date
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体読出し専用メモリ（以下ROMと呼ぶ）に
関し、特にはメモリMOSFETが並列接続されてなるROMに
関するものである。
関し、特にはメモリMOSFETが並列接続されてなるROMに
関するものである。
〈従来の技術〉 第３図は従来から広く用いられているROMを示す図で、
ビット線に対してMOSFETからなるメモリセルを並列に接
続した横型ROMに構成されている。
ビット線に対してMOSFETからなるメモリセルを並列に接
続した横型ROMに構成されている。
図において、１はワード線、２はビット線、３はメモリ
セルである。ROMデータを読出すときは、該当するメモ
リセルのワード線をハイレベルにし、かつメモリセルの
ソース及びドレインが接続されるビット線の一方を接地
レベルにし、他方を読出しデータ線としてセンスアンプ
に接続し、メモリセルのオン／オフを検知（すなわちデ
ータ１又は０を識別）して、データを読出す。
セルである。ROMデータを読出すときは、該当するメモ
リセルのワード線をハイレベルにし、かつメモリセルの
ソース及びドレインが接続されるビット線の一方を接地
レベルにし、他方を読出しデータ線としてセンスアンプ
に接続し、メモリセルのオン／オフを検知（すなわちデ
ータ１又は０を識別）して、データを読出す。
〈発明が解決しようとする問題点〉 上記横型ROMは、第４図に示すようなビット線に対しメ
モリセルを直列に接続する縦型ROMに比べ、読出し動作
時のメモリMOSFETのオン抵抗が小さく、高速化し易とい
う長所があった。しかしながら、ROMの大容量化が進む
と１本のビット線に接続されるメモリセルが増加するた
め、主として接合容量に起因するビット線の寄生容量が
増加し、これが高速化を阻害する要因となっていた。こ
れを解決する方法として、ビット線を分割し寄生容量を
下げる工夫などがなされているが、チップサイズが大き
くなる欠点がある。
モリセルを直列に接続する縦型ROMに比べ、読出し動作
時のメモリMOSFETのオン抵抗が小さく、高速化し易とい
う長所があった。しかしながら、ROMの大容量化が進む
と１本のビット線に接続されるメモリセルが増加するた
め、主として接合容量に起因するビット線の寄生容量が
増加し、これが高速化を阻害する要因となっていた。こ
れを解決する方法として、ビット線を分割し寄生容量を
下げる工夫などがなされているが、チップサイズが大き
くなる欠点がある。
又、上記第３図に示す横型ROMは、ビット線に金属配線
を用い、ビット線とメモリセルとの接続は、第６図の基
板表面パターンに示すような金属一拡散（メモリMOSFET
のソースあるいはドレインに相当）間コンタクトにより
行うのが一般的（以下、金属ビット線方式と呼ぶ）であ
るが、別の方法として第５図に示すように、ビット線を
拡散層で形成し、それと交差するワード線としてのゲー
ト電極線（ポリシリコンなど）により、ビット線とビッ
ト線に挾まれた領域にメモリMOSFETゲートを形成する方
法（以下拡散ビット線方式と呼ぶ）が特開昭59−44787
号公報に記載されている。この場合拡散層の抵抗は金属
に比べて通常1000倍以上あるため大容量化を進めると、
ビット線の寄生容量増加に加えて配線抵抗が無視できな
くなり、高速化を阻害する要因がさらに増えることにな
る。
を用い、ビット線とメモリセルとの接続は、第６図の基
板表面パターンに示すような金属一拡散（メモリMOSFET
のソースあるいはドレインに相当）間コンタクトにより
行うのが一般的（以下、金属ビット線方式と呼ぶ）であ
るが、別の方法として第５図に示すように、ビット線を
拡散層で形成し、それと交差するワード線としてのゲー
ト電極線（ポリシリコンなど）により、ビット線とビッ
ト線に挾まれた領域にメモリMOSFETゲートを形成する方
法（以下拡散ビット線方式と呼ぶ）が特開昭59−44787
号公報に記載されている。この場合拡散層の抵抗は金属
に比べて通常1000倍以上あるため大容量化を進めると、
ビット線の寄生容量増加に加えて配線抵抗が無視できな
くなり、高速化を阻害する要因がさらに増えることにな
る。
一方、ビット線を金属配線で形成する金属ビット線方式
の場合、配線抵抗はほとんど問題にならないが、微細加
工が進むと金属配線間のスペースが狭くなるため、配線
間容量が急激に増加し、ビット線の動作スピードが落ち
るとともに、ビット線間のカップリングノイズが増え、
動作マージンにも影響を与える。これに加え、大容量化
による金属一拡散間コンタクト穴及び金属配線本数の増
加によりプロセス工程上のコンタクト穴あけ不良、金属
配線の断線及び金属配線間ショートが増え、歩留りを悪
化させる原因になるという問題があった。
の場合、配線抵抗はほとんど問題にならないが、微細加
工が進むと金属配線間のスペースが狭くなるため、配線
間容量が急激に増加し、ビット線の動作スピードが落ち
るとともに、ビット線間のカップリングノイズが増え、
動作マージンにも影響を与える。これに加え、大容量化
による金属一拡散間コンタクト穴及び金属配線本数の増
加によりプロセス工程上のコンタクト穴あけ不良、金属
配線の断線及び金属配線間ショートが増え、歩留りを悪
化させる原因になるという問題があった。
本発明は上記従来のROMの問題点に鑑みてなされたもの
で、高密度化に適したROMを提供する。
で、高密度化に適したROMを提供する。
〈問題点を解決するための手段〉 隣接ビット線間に複数のメモリMOSFETを接続してなるRO
Mにおいて、ビット線の両側に選択用MOSFETを接続し、
上記隣接するビット線間を対として接続するノードであ
って、且つビット線の一方の側と他方の側で対の関係を
ずらせて接続し、上記ビット線の一方のノードと他方の
ノードをビット線とは異なる導体で配線してROMを構成
するものである。
Mにおいて、ビット線の両側に選択用MOSFETを接続し、
上記隣接するビット線間を対として接続するノードであ
って、且つビット線の一方の側と他方の側で対の関係を
ずらせて接続し、上記ビット線の一方のノードと他方の
ノードをビット線とは異なる導体で配線してROMを構成
するものである。
〈作 用〉 この発明に係る横型ROM構成では、メモリセルと接続し
た副ビット線を一旦選択用MOSFETを介して別の配線（以
下主ビット線と呼ぶ）と接続し、この主ビット線により
メモリセルのデータの読出しを可能とするため、読出す
必要のない副ビット線の選択用MOSFETを非選択とし、読
出したい副ビット線の選択用MOSFETのみ選択することが
可能になり、主ビット線に接続されるMOSFETは選択され
た副ビット線につながるメモリセルのほかは、非選択の
副ビット線につながる選択用MOSFETのみであるため、MO
SFETのソースあるいはドレインの拡散層に起因する接合
容量を大幅に減少でき高速化が可能になる。特に、拡散
ビット線方式において本発明を適用すると、主ビット線
は金属配線などの低抵抗配線層を用いることができるた
め、拡散配線による抵抗は選択された副ビット線の抵抗
分のみであり、選択用MOSFETを介したあとは低抵抗の主
ビット線に接続されるため全体の抵抗は十分に小さく、
さらに高速化が可能である。これに加え、本発明では金
属ビット線方式に比べ、主ビット線の本数が少なくて済
むため、配線ピッチも緩やかになり、また主ビット線上
のコンタクト穴も減少する。
た副ビット線を一旦選択用MOSFETを介して別の配線（以
下主ビット線と呼ぶ）と接続し、この主ビット線により
メモリセルのデータの読出しを可能とするため、読出す
必要のない副ビット線の選択用MOSFETを非選択とし、読
出したい副ビット線の選択用MOSFETのみ選択することが
可能になり、主ビット線に接続されるMOSFETは選択され
た副ビット線につながるメモリセルのほかは、非選択の
副ビット線につながる選択用MOSFETのみであるため、MO
SFETのソースあるいはドレインの拡散層に起因する接合
容量を大幅に減少でき高速化が可能になる。特に、拡散
ビット線方式において本発明を適用すると、主ビット線
は金属配線などの低抵抗配線層を用いることができるた
め、拡散配線による抵抗は選択された副ビット線の抵抗
分のみであり、選択用MOSFETを介したあとは低抵抗の主
ビット線に接続されるため全体の抵抗は十分に小さく、
さらに高速化が可能である。これに加え、本発明では金
属ビット線方式に比べ、主ビット線の本数が少なくて済
むため、配線ピッチも緩やかになり、また主ビット線上
のコンタクト穴も減少する。
〈実施例〉 第１図は本発明の一実施例を示す回路図である。並列の
関係にあるｎ個のメモリセルを１バンク（図中破線で囲
む領域）として構成し、このようなバンクを縦横アレイ
状に配置する。各バンクの間に副ビット線ｂm.21−２,b
m.21−１,bm.21…が走り、バンク選択のための選択用MO
SFETQO,QEを、ｎ個のメモリセルが設けられた１つのバ
ンクＢの両側に位置するように夫々の副ビット線に夫々
接続する。副ビット線の一方の側即ち各バンクの一方の
側に位置する選択用MOSFETQOは奇数バンクＢm.21−１を
選択し、他方の側の選択用MOSFETQE偶数バンクＢm.21を
選択するもので、各MOSFETのゲートには奇数又は偶数バ
ンクを選択するための信号BOm,BEmが与えられている。
上記バンク選択用MOSFETの出力ノードＸは、互いに隣接
する出力、例えばQOm.21−１とQOm.21,QEm.21−２とQE
m.21−１を対として接続する。
関係にあるｎ個のメモリセルを１バンク（図中破線で囲
む領域）として構成し、このようなバンクを縦横アレイ
状に配置する。各バンクの間に副ビット線ｂm.21−２,b
m.21−１,bm.21…が走り、バンク選択のための選択用MO
SFETQO,QEを、ｎ個のメモリセルが設けられた１つのバ
ンクＢの両側に位置するように夫々の副ビット線に夫々
接続する。副ビット線の一方の側即ち各バンクの一方の
側に位置する選択用MOSFETQOは奇数バンクＢm.21−１を
選択し、他方の側の選択用MOSFETQE偶数バンクＢm.21を
選択するもので、各MOSFETのゲートには奇数又は偶数バ
ンクを選択するための信号BOm,BEmが与えられている。
上記バンク選択用MOSFETの出力ノードＸは、互いに隣接
する出力、例えばQOm.21−１とQOm.21,QEm.21−２とQE
m.21−１を対として接続する。
ここで、バンクBmの上側（QO側）と下側（QE側）ノード
X2l1,X2l2では互いに異なる副ビット線に接続されたバ
ンク選択MOSFETの出力を相手として対を形成する。すな
わち、上側と下側では副ビット線１本分ずれた形で対を
なす。１対の出力を接続したノードには、列方向に対称
に位置させた第２群バンクBm+1からの出力も同時に接続
される。このとき第２群バンクBm+1にとっては上記バン
クBmのバンク選択用MOSFETQEの共通接続した出力ノード
X2は共有した構造になる。
X2l1,X2l2では互いに異なる副ビット線に接続されたバ
ンク選択MOSFETの出力を相手として対を形成する。すな
わち、上側と下側では副ビット線１本分ずれた形で対を
なす。１対の出力を接続したノードには、列方向に対称
に位置させた第２群バンクBm+1からの出力も同時に接続
される。このとき第２群バンクBm+1にとっては上記バン
クBmのバンク選択用MOSFETQEの共通接続した出力ノード
X2は共有した構造になる。
大容量ROMにおいてはバンクＢが行及び列方向に複数個
配置されるが、配置されたバンクは、偶数列に属する奇
数列に属するかにより、偶バンクと奇バンクに分けられ
る。主ビット線Mbは前記各バンクの出力対の接続ノード
X1,X2を列方向に接続する形で副ビット線とは異なる導
体として配線される。本実施例では第１図のように主ビ
ット線Mbは１バンク行置きに接続ノードが奇バンク間の
ノードと偶バンク間のノードを交互し、蛇行して走るこ
とになる。
配置されるが、配置されたバンクは、偶数列に属する奇
数列に属するかにより、偶バンクと奇バンクに分けられ
る。主ビット線Mbは前記各バンクの出力対の接続ノード
X1,X2を列方向に接続する形で副ビット線とは異なる導
体として配線される。本実施例では第１図のように主ビ
ット線Mbは１バンク行置きに接続ノードが奇バンク間の
ノードと偶バンク間のノードを交互し、蛇行して走るこ
とになる。
次に、上記構成からなるROMのメモリセルを読み出す動
作について説明する。
作について説明する。
まず、メモリセルＭm.21・２を読み出す場合を説明す
る。このメモリセルはｍ行目、2l列目のバンクＢm.21に
属し、かつ２番目のワードラインWL2につながってい
る。2l列目であるから偶バンクである。従って、バンク
選択線BEmを高レベルにすると、メモリセルＭm.21・２
につながる副ビット線ｂm.21−１及びｂm.21は、バンク
選択MOSFET QEm.21−１及びQEm.21がともにオンするた
め、それぞれ主ビット線Mbl-1及びMblが導通状態にな
る。主ビット線Mbl-1は副ビット線を接地レベルにする
ためのMOSFET Ql-1に接続され、主ビット線Mblはセンス
アンプSAに接続されている。センスアンプSAは選択され
たメモリセルが接地レベルとの間に導通経路を持つかど
うかを弁別し、それをデータ“1"あるいは“0"として出
力するもので４列のバンク群に対して１つのセンスアン
プSAが配置されている。本実施例では導通経路ありを
“1"なしを“0"とする。
る。このメモリセルはｍ行目、2l列目のバンクＢm.21に
属し、かつ２番目のワードラインWL2につながってい
る。2l列目であるから偶バンクである。従って、バンク
選択線BEmを高レベルにすると、メモリセルＭm.21・２
につながる副ビット線ｂm.21−１及びｂm.21は、バンク
選択MOSFET QEm.21−１及びQEm.21がともにオンするた
め、それぞれ主ビット線Mbl-1及びMblが導通状態にな
る。主ビット線Mbl-1は副ビット線を接地レベルにする
ためのMOSFET Ql-1に接続され、主ビット線Mblはセンス
アンプSAに接続されている。センスアンプSAは選択され
たメモリセルが接地レベルとの間に導通経路を持つかど
うかを弁別し、それをデータ“1"あるいは“0"として出
力するもので４列のバンク群に対して１つのセンスアン
プSAが配置されている。本実施例では導通経路ありを
“1"なしを“0"とする。
接地レベルに接続されたMOSFET Ql-1のゲート信号VGを
高レベルにしてオン状態にし、かつワード線WL2を高レ
ベルにすれば、メモリセルＭm.21・２がオン（データ
“1"）であれば主ビット線MblはQEm.21→ｂm.21→Ｍ
m.21・２→ｂm.21−１→QEm.21−１→Mbl-1→Ql-1の経
路で接地レベルと導通経路を持つため、センスアンプSA
によりメモリセルＭm.21・２はデータ“1"であると識別
される。オフ（データ“0"）のメモリMOSFETであれば、
導通路は遮断されるため、データは“0"として出力され
る。
高レベルにしてオン状態にし、かつワード線WL2を高レ
ベルにすれば、メモリセルＭm.21・２がオン（データ
“1"）であれば主ビット線MblはQEm.21→ｂm.21→Ｍ
m.21・２→ｂm.21−１→QEm.21−１→Mbl-1→Ql-1の経
路で接地レベルと導通経路を持つため、センスアンプSA
によりメモリセルＭm.21・２はデータ“1"であると識別
される。オフ（データ“0"）のメモリMOSFETであれば、
導通路は遮断されるため、データは“0"として出力され
る。
次にメモリセルＭm.21−１・２を読む場合を説明する。
これは奇バンクＢm.21−１に属するため、バンク選択線
BOmを高レベルにする他は、前記メモリMOSFETMm.21・２
の読出しと同様であり、データ“1"のときは、主ビット
線Mblは、QOm.21−１→ｂm.21−１→Ｍm.21−１・２→
ｂm.21−２→QOm.21−２→Mbl-1→Ql-1の経路で接地レ
ベルと導通するためのセンスアンプSAによりデータ“1"
として読出すことができる。
これは奇バンクＢm.21−１に属するため、バンク選択線
BOmを高レベルにする他は、前記メモリMOSFETMm.21・２
の読出しと同様であり、データ“1"のときは、主ビット
線Mblは、QOm.21−１→ｂm.21−１→Ｍm.21−１・２→
ｂm.21−２→QOm.21−２→Mbl-1→Ql-1の経路で接地レ
ベルと導通するためのセンスアンプSAによりデータ“1"
として読出すことができる。
なお、メモリMOSFETのデータの設定方法すなわちオンあ
るいはオフを設定する方式は、従来から知られているト
ランジスタの有無で設定するフィールド方式（拡散方式
ともいう）あるいはトランジスタのスレシュルド電圧の
高低で設定するイオン注入方式などどの方式でも構わな
い。
るいはオフを設定する方式は、従来から知られているト
ランジスタの有無で設定するフィールド方式（拡散方式
ともいう）あるいはトランジスタのスレシュルド電圧の
高低で設定するイオン注入方式などどの方式でも構わな
い。
又、メモリセルＭm.21＋1.2のデータを読む場合には、
センスアンプSAは前記方法と同じで、主ビット線Mbl通
じてメモリMOSFETのオン・オフを識別するが、接地レベ
ルとの導通経路が異なり主ビット線Mbl+1のつながるMOS
FETQl+1のゲート信号▲▼を高レベルにしてオン状
態にし、この経路を通じて接地レベルとの導通を識別す
る。バンク選択線及びワード線は前記と同様の方法で選
択する。
センスアンプSAは前記方法と同じで、主ビット線Mbl通
じてメモリMOSFETのオン・オフを識別するが、接地レベ
ルとの導通経路が異なり主ビット線Mbl+1のつながるMOS
FETQl+1のゲート信号▲▼を高レベルにしてオン状
態にし、この経路を通じて接地レベルとの導通を識別す
る。バンク選択線及びワード線は前記と同様の方法で選
択する。
本実施例によれば、第３図のように各ビット線に列方向
の全メモリMOSFETを接続する構造にくらべ、主ビット線
につながるMOSFETの数は次表のようになり、接合容量に
起因する寄生容量の低減は明らかである。
の全メモリMOSFETを接続する構造にくらべ、主ビット線
につながるMOSFETの数は次表のようになり、接合容量に
起因する寄生容量の低減は明らかである。
ここでｋは列方向に配置されたバンクの個数、ｎはバン
ク内のメモリMOSFETの個数である。従来の構成では、１
本のビット線に対して両側にメモリセルが位置付けられ
ており、従って2k・ｎ個となる。一方本実施例では、選
択したメモリセルがバンク選択用MOSFETを介して関係す
るセンスアンプ側及び接地レベル側主ビット線夫々につ
いて、バンクに含まれたｎ個のメモリセル数、即ち2n個
のメモリセルが位置付けられると共に、該主ビット線に
出力ノードを接続した４（ｋ＋１）個の選択用MOSFETが
位置付けられ、上記表に示すようになる。
ク内のメモリMOSFETの個数である。従来の構成では、１
本のビット線に対して両側にメモリセルが位置付けられ
ており、従って2k・ｎ個となる。一方本実施例では、選
択したメモリセルがバンク選択用MOSFETを介して関係す
るセンスアンプ側及び接地レベル側主ビット線夫々につ
いて、バンクに含まれたｎ個のメモリセル数、即ち2n個
のメモリセルが位置付けられると共に、該主ビット線に
出力ノードを接続した４（ｋ＋１）個の選択用MOSFETが
位置付けられ、上記表に示すようになる。
単純にMOSFETの数だけで比較し得ないが、ｎ＝16,k＝12
8としたとき主ビット線につながるMOSFETは、従来方式
では4096個、本実施例では548個となり、約14％にも低
減する。
8としたとき主ビット線につながるMOSFETは、従来方式
では4096個、本実施例では548個となり、約14％にも低
減する。
次に第１図の回路を拡散ビット線方式で実施した場合の
パターン図を第２図に示す。図において拡散層より形成
される副ビット線ｂの隣接する副ビット線間に位置し且
つワード線となるポリシリコン下の領域をメモリセルMO
SFETのチャネルとなり得る領域として形成し、また各副
ビット線ｂのバンク両側にバンク選択用MOSFET QO,QE
を形成し、該MOSFETの出力に相当する拡散領域に金属線
により形成される主ビット線Mblと接続するためのコン
タクト穴Ｘを設けた構成になっている。バンクの上端の
コンタクトX1と下端のコンタクトX2では位置がビット線
１本分ずれており、両者の間を主ビット線Mbにより接続
する。各バンクは通常コンタクトをはさんで折り返した
形になっているため、１個のコンタクトＸには２個のバ
ンクら計４個のバンク選択MOSFET出力がつながる。
パターン図を第２図に示す。図において拡散層より形成
される副ビット線ｂの隣接する副ビット線間に位置し且
つワード線となるポリシリコン下の領域をメモリセルMO
SFETのチャネルとなり得る領域として形成し、また各副
ビット線ｂのバンク両側にバンク選択用MOSFET QO,QE
を形成し、該MOSFETの出力に相当する拡散領域に金属線
により形成される主ビット線Mblと接続するためのコン
タクト穴Ｘを設けた構成になっている。バンクの上端の
コンタクトX1と下端のコンタクトX2では位置がビット線
１本分ずれており、両者の間を主ビット線Mbにより接続
する。各バンクは通常コンタクトをはさんで折り返した
形になっているため、１個のコンタクトＸには２個のバ
ンクら計４個のバンク選択MOSFET出力がつながる。
本実施例によれば、第６図に示した通常の金属ビット線
方式にくらべビット線（前者は主ビット線）の接合容量
が減少するのは前述した通りであるが、金属ビット線の
本数及び配線ピッチが約1/2,コンタクトの数が約1/nに
減少（ただし、メモリMOSFETの数はｎ個／バンク）し、
製品歩留りに大きな影響を及ぼすコンタクト穴及び金属
配線を少なくすることができる。一方動作速度の点にお
いても、金属ビット線に寄生する接合容量及びメタル配
線間容量の低下が図れるため、高速化が可能となり、更
にはビット線間容量によるカップリングノイズも減少
し、動作マージンの改善も期待できる。
方式にくらべビット線（前者は主ビット線）の接合容量
が減少するのは前述した通りであるが、金属ビット線の
本数及び配線ピッチが約1/2,コンタクトの数が約1/nに
減少（ただし、メモリMOSFETの数はｎ個／バンク）し、
製品歩留りに大きな影響を及ぼすコンタクト穴及び金属
配線を少なくすることができる。一方動作速度の点にお
いても、金属ビット線に寄生する接合容量及びメタル配
線間容量の低下が図れるため、高速化が可能となり、更
にはビット線間容量によるカップリングノイズも減少
し、動作マージンの改善も期待できる。
また本実施例の構造では、主ビット線としての金属ビッ
ト線は拡散副ビット線２本当たり１本配置すればよいた
め、第５図に示した従来の拡散ビット線方式と同じビッ
ト線ピッチを維持しながら、主ビット線抵抗を金属ビッ
ト線方式と同等レベルにまで小さくできる。
ト線は拡散副ビット線２本当たり１本配置すればよいた
め、第５図に示した従来の拡散ビット線方式と同じビッ
ト線ピッチを維持しながら、主ビット線抵抗を金属ビッ
ト線方式と同等レベルにまで小さくできる。
上記実施例はマスクROMを挙げて説明したが、EPROM,E2P
ROMなどの複数のメモリセルをマトリクスに配置してな
るあらゆる半導体読出し専用メモリに適用可能である。
ROMなどの複数のメモリセルをマトリクスに配置してな
るあらゆる半導体読出し専用メモリに適用可能である。
〈発明の効果〉 本発明により、ビット線の寄生容量、配線抵抗配線本
数、及びメモリセルのコンタクト数を低減することがで
きるため、高集積化及び高性能化されたROMを提供する
ことができる。
数、及びメモリセルのコンタクト数を低減することがで
きるため、高集積化及び高性能化されたROMを提供する
ことができる。
第１図は本発明による一実施例を示す回路図、第２図は
同実施例の半導体基板表面のパターン図、第３図及び第
４図は従来装置の回路図、第５図は従来装置の半導体基
板表面図、第６図は従来の金属ビット線方式の基板表面
図である。 B:バンク、M:メモリセル、QO,QE:バンク選択用MOSFET、
BO,BE:バンク選択線、WL:ワード線、Mb:主ビット線、b:
副ビット線、SA:センスアンプ
同実施例の半導体基板表面のパターン図、第３図及び第
４図は従来装置の回路図、第５図は従来装置の半導体基
板表面図、第６図は従来の金属ビット線方式の基板表面
図である。 B:バンク、M:メモリセル、QO,QE:バンク選択用MOSFET、
BO,BE:バンク選択線、WL:ワード線、Mb:主ビット線、b:
副ビット線、SA:センスアンプ
Claims (1)
- 【請求項１】複数のビット線と、 互いに隣り合う上記ビット線をソース及びドレインとす
る複数のメモリMOSFETと、 上記ビット線に一端が接続された選択用MOSFETと、 互いに隣接するビット線に接続された選択用MOSFETの他
端間を対として共通接続するノードであって、且つ同一
ビット線上の両側の選択用MOSFETでは一方と他方とで隣
接の関係をずらせて対を選択し、 ビット線の一方側のノードと他方側のノード間を接線す
る配線とを備えてなることを特徴とする半導体読出し専
用メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7530088A JPH0752758B2 (ja) | 1988-03-28 | 1988-03-28 | 半導体読出し専用メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7530088A JPH0752758B2 (ja) | 1988-03-28 | 1988-03-28 | 半導体読出し専用メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03179775A JPH03179775A (ja) | 1991-08-05 |
| JPH0752758B2 true JPH0752758B2 (ja) | 1995-06-05 |
Family
ID=13572259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7530088A Expired - Lifetime JPH0752758B2 (ja) | 1988-03-28 | 1988-03-28 | 半導体読出し専用メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0752758B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2851962B2 (ja) * | 1992-01-21 | 1999-01-27 | シャープ株式会社 | 半導体読み出し専用メモリ |
| KR100299879B1 (ko) * | 1993-02-01 | 2001-10-22 | 클라크 3세 존 엠. | 초고밀도의교호배치형금속가상접지rom |
| JP3380107B2 (ja) * | 1996-03-22 | 2003-02-24 | シャープ株式会社 | 半導体記憶装置 |
| JP2005346755A (ja) | 2004-05-31 | 2005-12-15 | Sharp Corp | 半導体記憶装置 |
-
1988
- 1988-03-28 JP JP7530088A patent/JPH0752758B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03179775A (ja) | 1991-08-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |