JP3663329B2 - デコーダ接続装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、メモリチップのためのデコーダ接続装置に関する。この場合、第１の方向に延在する長いビットラインと、メモリセルフィールドにおいてビットラインと交差し第２の方向に延在するワードラインと、デコーダ領域に配置され第１の金属化平面を成すワードラインデコーダが設けられており、前記デコーダ領域は第１の方向に延在するメモリセルフィールドの周縁部と接しており、前記デコーダのための給電ラインが設けられており、該給電ラインは前記デコーダ領域において、第１の金属化平面の上に位置する第２の金属化平面で案内されており、前記の２つの金属平面の間において前記デコーダ領域の側方周縁部にそれぞれスルーホールが設けられている。
【０００２】
【従来の技術】
集積半導体メモリのアレイセグメントつまりはメモリセルフィールドは、個々のメモリセルフィールドにできるかぎり多く情報を記憶させることができるようにする目的で、可能なかぎり大きく構成すべきである。しかし、関連するアレイセグメントが大きくなるにつれて行デコーダや行ドライバも長くなり、その結果、それらのデコーダを低抵抗で電流供給回路網と接続するのがますます難しくなる。
【０００３】
現在、冒頭で示したような行デコーダはメモリセルフィールド周縁でビットラインと平行に設けられており、それらの端部においてのみスルーホールコンタクトを介して電流給電回路網とそれぞれ接続されている。図２には、この種の既存の配置構成が描かれている。この場合、メモリセルフィールド１においてｙ方向にワードラインＷＬが延在する一方、ビットラインＢＬはｘ方向に配置されている。ここでは図面を簡単にするため、１つのワードラインＷＬないしは２つのビットラインＢＬだけしか示されていない。ビットラインＢＬに対して平行に、メモリセルフィールド１の周縁部においてｘ方向にデコーダ領域２が設けられており、そこでは個々のワードラインＷＬおよびそれらのデコーダが互いに非常に密に位置している。第１の金属化平面を成すこのデコーダの上において、たとえば酸化シリコン層によって第２の金属化平面に、互いに平行な一連の電流給電ライン３が設けられている。これらの電流給電ライン３はデコーダ領域３の周縁においてのみ、酸化シリコン層中を延びているスルーホールコンタクト４，５を介して、デコーダと電気的に接続されている。この種のスルーホール４，５を、電流給電ライン３の途中たとえばその中央にも設けるのは不可能である。それというのも、その下に位置する金属化平面には、個々のデコーダないしはそれらのワードラインが密に並置されているからである。このように既存のデコーダ接続配置構成によれば、メモリセルフィールド１に接しているデコーダ領域２の周縁部にしかスルーホール４，５が設けられていない。
【０００４】
したがって、個々のデコーダをできるかぎり低抵抗でそれらの電流給電ライン３と接続するのが非常に重要であって、このことは目下、図２に示したデコーダ領域２の両端における両側のスルーホール４ないし５によって行われている。他のやり方として考えられるのは、電流給電ライン３をできるかぎり幅の広い金属レーンとして構成するか、またはデコーダをビットラインの両側（つまり図２の上と下）に設けることである。
【０００５】
しかしながらこれらすべての措置に付随して所要面積が高まってしまい、このことは非常に望ましくないことである。
【０００６】
【発明が解決しようとする課題】
したがって本発明の課題は、冒頭で述べた形式のデコーダ接続装置を、上述のような付加的な所要面積を生じさせることなくできるかぎり低抵抗で電流給電ラインに接続できるよう改善することにある。
【０００７】
【課題を解決するための手段】
本発明によればこの課題は、メモリセルフィールド内でビットラインがビットラインツイスト領域でツイストを形成しており、前記デコーダ領域において、該ビットラインツイスト領域に接するゾーンに、前記の２つの金属化平面間の付加的なスルーホールが設けられていて、該付加的なスルーホールはデコーダを必要としないダミー領域に位置することにより解決される。
【０００８】
【発明の実施の形態】
したがって本発明によるデコーダ接続装置の場合、両方の金属化平面は従来のようにデコーダ領域の両端だけでなく、少なくともさらにもう１個所でたとえばその領域中央において互いに接続されている。両方の金属化平面のこのような付加的な接続を、面積を制限することなく実現するため有利には、メモリセルフィールド内でビットラインツイスト領域に対応するデコーダ領域のゾーンが利用される。
【０００９】
しかも、ビットラインのためのビットラインツイストにより、それらの結合容量がツイストゆえに実質的に半減し、その結果、ビットラインをツイストがないときよりも長く構成できるようになる。これに加え、結合容量が小さくなることから、読み出し増幅器（センスアンプ）を節約することもできる。その理由は、ほぼ１本おきにセンスアンプを省略できるからである。
【００１０】
本発明により、電流給電ラインを従来の厚さのほぼ４分の１まで小さくすることができるし、あるいはデコーダ領域の長さを実質的に２倍にすることができ、これによっても容量やＲＣ定数が高まることによるスイッチング速度の低減を甘受する必要がない。
【００１１】
次に、図面を参照しながら本発明について詳しく説明する。
【００１２】
【実施例】
図２については冒頭ですでに説明した。図１でも、対応する部分には図２と同じ参照符号を用いる。
【００１３】
図２による既存のデコーダ接続装置との相違点は、図１による本発明のデコーダ接続装置の場合には、ｘ方向に延在するビットラインＢＬ（詳しくは示さず）がビットラインツイスト領域８においてそれぞれ１つのツイスト部分を通っていることである。つまりそこでは隣り合う２つのビットラインＢＬが互いに交差しており、これによりメモリセルフィールド１においてビットラインツイスト領域８の左側では、第１のビットラインが図１のｙ方向で第２のビットラインの上に延在しており、この第１のビットラインは、メモリセルフィールド１においてビットラインツイスト領域の右側に位置する部分では、第２のビットラインの下で案内されていて、今度は第２のビットラインはｙ方向で第１のビットラインの上に位置している。このようなビットラインツイストにより、周知のように電気的な対称性ゆえに結合容量が実質的に半減するようになる。そしてこのような結合容量の半減により、ほぼ１本おきにセンスアンプを省略することができる。
【００１４】
この場合、デコーダ領域２において、ビットラインツイスト領域８の下方に空の領域つまりダミー領域７が設けられ、そこでは領域８におけるビットラインツイストゆえにデコーダは不要である。本発明によればこの領域７は、電流給電ライン３を有する上方の金属化平面とデコーダの下方金属化平面との間の付加的なスルーホールコンタクト６のために利用される。
【００１５】
ビットラインツイスト領域８の幅はたとえば約２．４μｍであるのに対し、このビットラインツイスト領域８の左側および右側においてメモリセルフィールド１は約２００μｍの幅である。つまり、メモリセルフィールド１全体の幅はかろうじて４００μｍを超える程度である。もちろん他の数値も可能であって、技術レベルがレベルもっと高ければたとえばいっそう小さい数値を選ぶこともできる。
【００１６】
ダミー領域７もビットラインツイスト領域８と同様、約２．４μｍの幅である。この幅は、両方の金属化平面間の所望のスルーホールのために完全に十分なものである。ダミー領域７におけるこのような付加的なスルーホール６によって、電流給電ライン３とデコーダ領域２におけるデコーダとの間の低抵抗の接続が行われる。
【００１７】
したがって従来技術に対し本発明によるデコーダ接続装置によれば、両方の金属化平面が従来のように領域２の両端において互いに接触するだけでなく、この種の接触がスルーホールコンタクト６を介して領域２の中央においても接触接続される。もちろん、それ相応の別のダミー領域７を用いれば、さらに付加的なスルーコンタクトを設けることも可能である。しかも本発明は行デコーダに限定されるものではなく、つまり図１に示されているように行方向に延在する装置に限定されるものではない。そうではなく、本発明を列方向にも適用することができる。
【００１８】
本発明によって生じる２．４μｍという付加的な所要面積は、ごく僅かなものである。どっちみちこのような付加的な所要面積は、ビットラインのツイストによるセンスアンプ用の面積の節約によって相殺される。
【図面の簡単な説明】
【図１】本発明の１つの実施例によるデコーダ接続装置を示す平面図である。
【図２】既存のデコーダ接続層を示す平面図である。
【符号の説明】
１ メモリセルフィールド
２ デコーダ領域
３ 給電ライン
４，５，６ スルーホール
７ ダミー領域
８ ビットラインツイスト領域

Claims (3)

1. メモリチップのためのデコーダ接続装置であって、
   第１の方向（ｘ）に延在する長いビットライン（ＢＬ）と、
   メモリセルフィールド（１）においてビットライン（ＢＬ）と交差し第２の方向（ｙ）に延在するワードライン（ＷＬ）と、
   デコーダ領域（２）に配置され第１の金属化平面を成すワードラインデコーダが設けられており、前記デコーダ領域（２）は第１の方向（ｘ）に延在するメモリセルフィールド（１）の周縁部と接しており、
   前記デコーダのための給電ライン（３）が設けられており、該給電ラインは前記デコーダ領域（２）において、第１の金属化平面の上に位置する第２の金属化平面で案内されており、前記の２つの金属平面の間において前記デコーダ領域（２）の側方周縁部にそれぞれスルーホール（４，５）が設けられている形式の、
   メモリチップのためのデコーダ接続装置において、
   メモリセルフィールド（１）内でビットライン（ＢＬ）がビットラインツイスト領域（８）でツイストを形成しており、
   前記デコーダ領域（２）において、該ビットラインツイスト領域（８）に接するゾーンに、前記の２つの金属化平面間の付加的なスルーホール（６）が設けられていて、該付加的なスルーホール（６）はデコーダを必要としないダミー領域（７）に位置することを特徴とする、
   メモリチップのためのデコーダ接続装置。
2. 前記ビットラインツイスト領域は約２．４μｍの幅をもつ、請求項１記載のデコーダ接続装置。
3. 前記メモリセルフィール（１）の幅は第１の方向で約４００μｍである、請求項１または２記載のデコーダ接続装置。

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