DE4105765C2 - Dynamischer Schreib-/Lesespeicher (DRAM) - Google Patents

Description

Die Erfindung betrifft einen dynamischen Schreib-/Lese­ speicher mit einer hohen Bitdichte, bei dem Wortleitungen mit metallisch verdrahteten Nebenschlüssen verwendet werden. Die Erfindung betrifft insbesondere eine neuartige Architektur eines DRAM-Speicherbereichs, bei dem die Unsymmetrie bezüg­ lich der Kapazität bei Bitleitungsleseverstärkern in der Nachbarschaft von metallischen Nebenschlußbereichen ohne zu­ sätzliche Elemente beseitigt ist.

Als Vorreiter in der sogenannten VLSI-Technologie hat die Entwicklung bei den dynamischen Schreib-/Lesespeichern (DRAM) zu einer schnellen Zunahme der Bitspeicherdichte geführt, ungefähr um den Faktor 4 alle zwei oder drei Jahre.

Seit der Verfügbarkeit von 1 Mbit Speicherbausteinen oder höheren Speicherdichten wurden unterschiedliche Strukturen vorgeschlagen, um Hochgeschwindigkeitsschaltkreise in dem DRAM-Speicherchip zu verwirklichen.

Eine der sehr wichtigen Technologien besteht darin, die Wort­ leitungen mit einem metallisch verdrahteten Nebenschluß zu versehen. Die Verwendung von Wortleitungen mit metallisch verdrahteten Nebenschlüssen ist allgemein bekannt.

Die zeitliche Verzögerung, die ein Signal erfährt, welches von dem Wortleitungstreiber zum anderen Ende derselben Wort­ leitung übermittelt wird, wächst proportional mit steigender Bitdichte. Deshalb wurden zur Verringerung der zeitlichen Verzögerung die Wortleitungen mit metallisch verdrahteten Nebenschlüssen verwendet.

Wie aus den Fig. 1 und 2 ersichtlich ist, sind die metalli­ schen Wortleitungen parallel zu Polysilizium-Wortleitungen angeordnet und in jeder vorbestimmten Spalte bzw. in vorbe­ stimmten Abständen sind die Polysilizium-Wortleitungen mit den metallischen Wortleitungen elektrisch verbunden, um hier metallische Nebenschlußbereiche 11 für die Wortleitungen zu schaffen. Im vorliegenden Beispiel ist eine Spalte aus zwei Bitleitungen zusammengesetzt, wobei das Ende der Spalte (bzw. die beiden Bitleitungen) mit einem Bitleitungsleseverstärker 12 verbunden sind.

Beispielsweise kann man im Falle, daß das DRAM metallische Kontakte nach jeder 64sten Spalte aufweist und daß die Sub­ stanz, die das Zugangstransistorgatter (Wortleitung) der Speicherzelle bildet, originales Polysilizium ist, die zeit­ liche Verzögerung des Signals im Metall vernachlässigt werden, da das Verhältnis des Widerstands des Metalls zum Widerstand des Polysiliziums im allgemeinen lediglich 0,001 beträgt. Dementsprechend ist die zeitliche Verzögerung der Wortleitungen durch den Widerstand der Wortleitungstreiber bestimmt sowie die zeitliche Verzögerung der Polysilizium- Wortleitungen entsprechend einer Länge von 32 Spalten.

Darüberhinaus läßt sich die charakteristische Zeitverzögerung (TD) gemäß der folgenden numerischen Formel ausdrücken:

TD = 1,02 . Rwl . Cwl + 2,21 . Rd . Cwl

wobei Rwl gleich dem Widerstand der gesamten Wortleitung ist, Cwl eine Kapazität der gesamten Wortleitung darstellt, und Rd der Widerstand des Wortleitungstreibers ist.

Wie zuvor bereits ausgeführt, hat das Verfahren, bei dem Wort­ leitungen mit einem metallisch verdrahteten Nebenschluß ver­ sehen sind, den Vorteil, daß die zeitliche Verzögerung inner­ halb der Wortleitung selbst verringert werden kann, wobei allerdings das Verfahren selbst verschiedene Nachteile bie­ tet, wie dies im folgenden ausgeführt werden wird.

Zunächst wird die Fläche des Speicherchips vergrößert, da es notwendig ist die Polysilizium- und die metallischen Wortlei­ tungen in den vorgegebenen Intervallen des Speicherzellen­ feldes zu verbinden.

Weiterhin geht bei einer solchen Architektur die Abtastemp­ findlichkeit oder Leseempfindlichkeit teilweise verloren, da der Bitleitungsleseverstärker benachbart zu dem metallisch nebengeschlossenen Bereich angeordnet ist.

Fig. 1 zeigt einen Speicherzellenbereich, oder -Feld, bei dem Wortleitungen verwendet werden, welche in einer herkömmlichen Technologie mit Metallverdrahtungen nebengeschlossen sind.

Die Bitleitungen 1 und 2 sind benachbart zu dem metallisch nebengeschlossenen Bereich 11 angeordnet und weisen eine unterschiedliche Kapazität im Vergleich mit anderen Bitleitungen des Speicherzellenbereichs oder -Feldes auf.

Da die Bitleitungen parallel zueinander angeordnet sind, be­ steht eine Kopplung der Kapazitäten zwischen den Bitleitungen.

Deshalb weisen alle Bitleitungen, bis auf die Bitleitungen, die benachbart zu dem Nebenschlußbereich angeordnet sind, die Koppelkapazität 2Cc auf beiden Seiten auf, während anderer­ seits die Bitleitungen 1 und 2 eine Koppelkapazität von Cc auf einer Seite aufweisen.

In der Folge ist die Leseempfindlichkeit des Leseverstärkers 12, wie in Fig. 3 gezeigt, geringer als bei anderen Bitlei­ tungen, da der Leseverstärker, der mit den Bitleitungen 1 und 2 verbunden ist, eine Unsymmetrie in der Kapazität in der Höhe von Cc aufweist.

Deshalb wird man bei der Prüfung der Charakteristik eines DRAMs finden, daß die Spalten, welche die Bitleitungen 1 oder 2 umfassen, welche sich in der Nähe eines metallischen Neben­ schlußbereiches befinden, den schlechtesten Wert aufweisen, und dies beeinflußt die Charakteristik des DRAMs insgesamt nachteilig.

Fig. 4 zeigt eine andere Lösung nach dem Stand der Technik, bei der der Versuch unternommen wird, das Problem allgemein durch eine Technik zu lösen, bei der sogenannte Dummy-Bitlei­ tungen zwischengefügt werden. Die Dummy-Bitleitungen 91 und 92 sind mit dem Erdpotential verbunden und sind zwischen die Bitleitungen 1 bzw. 2 und dem metallischen Nebenschlußbereich zwischengefügt, um eine symmetrische Kapazität der Bitleitun­ gen 1 und 2 zu erzielen. Nach dieser bekannten Lösung konnte das Problem bis zu einem gewissen Ausmaß beseitigt werden und eine teilweise Symmetrie der Kapazitäten erreicht werden, jedoch brachte diese Techno­ logie ein Anwachsen der Chipfläche durch das Zwischenfügen der Dummy-Bitleitungen mit sich. Beispielsweise wächst im Falle, daß der Abstand der Bitleitungen Lb beträgt, die Chip­ fläche um 2 Lb pro metallischen Nebenschlußbereich.

Die Aufgabe der vorliegenden Erfindung ist es, einen dynami­ schen Schreib-/Lesespeicher (DRAM) mit einer Architektur des Speicherzellenfeldes zu schaffen, der die Unsymmetrie der Kapazität bei den Bitleitungsleseverstärkern beseitigt, ohne daß zusätzliche Elemente zur Verbesserung der Charakteristik des DRAMs selbst notwendig sind.

Diese Aufgabe wird bei einem DRAM-Speicher der eingangs be­ schriebenen Art erfindungsgemäß dadurch gelöst, daß eine symmetrische Architektur bezüglich der Bitleitungslese­ verstärker in dem Speicherzellenbereich gewählt wird, welcher eine Vielzahl von Bitleitungen, eine Vielzahl von Wortleitun­ gen und metallische Nebenschlußbereiche umfaßt, welche durch eine leitende Verbindung von Polysilizium-Wortleitungen und metallischen Wortleitungen in vorgegebenen Abständen gebildet werden.

Es sind bei einer solchen symmetrischen Architektur ein er­ ster, mit einer ersten und einer zweiten Bitleitung verbunde­ nen Bitleseverstärker vorhanden, wobei die erste und die zweite Bitleitung jeweils benachbart zu einem metallischen Nebenschlußbereich angeordnet sind. Auf der einen Seite des ersten Bitleitungsleseverstärkers ist ein zweiter Bitlei­ tungsleseverstärker angeordnet, der mit einer dritten und einer vierten Bitleitung verbunden ist. Auf der anderen Seite des ersten Verstärkers ist ein dritter Bitleitungslese­ verstärker angeordnet, welcher mit einer fünften und einer sechsten Bitleitung verbunden ist.

Gemäß der vorliegenden Erfindung werden alle beiden Bitlei­ tungen, die benachbart zu einem metallischen Nebenschlußbe­ reich angeordnet sind, zusammengefaßt, um in der Struktur Spalten zu bilden und jede dieser Spalte wird mit einem Bit­ leitungsleseverstärker verbunden.

Die vorliegende Erfindung wird im folgenden anhand der Zeichnung noch näher erläutert. Es zeigen im einzelnen:

Fig. 1 einen Speicherzellenbereich eines DRAM-Chips mit Wortleitungen mit metallischem Nebenschluß;

Fig. 2 Schnittansicht längs Linie II-II in Fig. 1 eines dynamischen RAM-Bausteins gemäß dem Schaltprinzip aus Fig. 1;

Fig. 3 Schaltbild eines DRAMs gemäß dem Stand der Technik, bei dem Wortleitungen mit einem metallischen Neben­ schluß versehen sind;

Fig. 4 Schaltbild eines DRAMs nach dem Stand der Technik, bei welchem Dummy-Bitleitungen verwendet werden;

Fig. 5 Teilansicht eines DRAM-Speicherzellenbereichs gemäß einer bevorzugten Ausführungsform der Erfindung; und

Fig. 6 schematischer Aufbau eines Speicherzellenbereichs in einem DRAM gemäß Fig. 5.

Fig. 5 zeigt schematisch eine Schaltanordnung von Bitlei­ tungsleseverstärkern 12, 13 und 14 bei einer DRAM-Speicher­ architektur, bei der das Speicherzellenfeld eine Vielzahl von Bitleitungen 1 bis 6 aufweist und Wortleitungen, die mit den Bezugszeichen 7 bis 10 versehen sind. In den Figuren bedeutet das kreisförmige Zeichen ○ eine Speicher­ zelle und das Kreuz-Symbol x zeigt eine Kontaktstelle einer Polysilizium-Wortleitung und einer metallischen Wortleitung.

Wie in Fig. 5 gezeigt ist, sieht die vorliegende Erfindung einen Wechsel in der Anordnung der Spalten, die aus zwei Bit­ leitungen zusammengesetzt sind, vor, um eine symmetrische Ka­ pazitätsanpassung ohne Vergrößerung der Chipfläche zu errei­ chen. Dies bedeutet, daß nach der vorliegenden Erfindung die Bitleitungen 1 und 2 die jeweils benachbart zum metallischen Nebenschlußbereich 11 angeordnet sind, zusammengefaßt werden und eine Spalte bilden, um eine symmetrische Koppelkapazität zu zeigen. Die Spalte aus den Bitleitungen 1 und 2 sind mit einem Bitleitungsleseverstärker 12 verbunden.

Fig. 6 zeigt eine bevorzugte Ausführungsform der vorliegenden Erfindung, bei der ein Teil eines DRAM-Speicherzellenbereichs aus Fig. 5 in größeren Einzelheiten dargestellt ist. Alle Bitleitungen des Typs 1 und 2 haben exakt symmetrische Kop­ pelkapazitäten, die sich auf Cb + Cc belaufen (ΔC ≅ 0).

Darüberhinaus versorgen die Bitleitungen 1 und 2 die jeweils nächstkommenden Bitleitungen 4 und 5 mit einer Koppelkapazi­ tät Cc, so daß auch die weiteren Bitleitungen 3 und 4 bzw. 5 und 6 eine symmetrische Koppelkapazität haben, die sich auf Cc + Cc beläuft (ΔC ≅ 0).

Aufgrund der neuartigen Anordnung der vorliegenden Erfindung ergeben sich symmetrische Charakteristiken des DRAMs selbst, da sämtliche Spalten des DRAM-Speicherzellenfeldes unter den gleichen Bedingungen arbeiten. Außerdem führt die vorliegende Erfindung zu einem wesentlich besseren Ergebnis bei der Lö­ sung der Probleme der Bitleitungsleseverstärker.

Claims (1)

1. Dynamischer Schreib-/Lesespeicher (DRAM) mit einer symmetri­ schen Architektur bezüglich der Bitleitungsleseverstärker in einem Speicherzellenbereich, welcher

• 1. eine Vielzahl von Bitleitungen,
• 2. eine Vielzahl von Wortleitungen und
• 3. metallische Nebenschlußbereiche (11) umfaßt, welche durch eine leitende Verbindung von Polysilizium- Wortleitungen und metallischen Wortleitungen in vor­ gegebenen Abständen gebildet werden,
• 4. mit einem ersten, mit einer ersten und einer zweiten Bitleitung (1; 2) verbundenen Bitleitungsleseverstärker (12), wobei die erste und die zweite Bitleitung jeweils benachbart zu einem metallischen Nebeschlußbereich (11) angeordnet sind;
• 5. mit einem zweiten Bitleitungsleseverstärker (13), wel­ cher auf einer Seite des ersten Verstärkers (12) ange­ ordnet und mit einer dritten und einer vierten Bitlei­ tung (3; 4) verbunden ist, und
• 6. mit einem dritten Bitleitungsleseverstärker (14), wel­ cher auf der anderen Seite des ersten Verstärkers (12) angeordnet und mit einer fünften und einer sechsten Bitleitung (5; 6) verbunden ist.