JP2743459B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶装置に関し、特に半導体記憶装置
の構造の改良に関する。

［従来の技術］ 従来の半導体記憶装置、特に１トランジスタ型ダイナ
ミックメモリにおいては、メモリセルのワード線を一方
向に延在する多結晶シリコンで構成することが行われて
いる。このような構成にするのは、メモリセルの形成が
簡単であるという理由からであるが、半導体記憶装置の
大容量化が進むに従い、前記ワード線は長く、かつ細く
なって、その抵抗の増大による信号の遅延が問題となっ
ている。

このため、最近では、前記ワード線と平行にアルミニ
ウム等の低抵抗金属配線を設け、メモリセルアレイ領域
内において、所定の距離毎にワード線と電気的に接続す
ることで、ワード線の信号の遅延を防いでいる。

第３図はこのような１トランジスタ型ダイナミックメ
モリのメモリセルアレイ領域内に設けられたワード線と
の接続部を示した平面図であり、第４図は第３図のＡ−
Ａ線断面図である。

第３図，第４図において、ワード線４は一方向に延在
する多結晶シリコンで形成されており、メモリセルアレ
イ領域内に設けられたすき間でワード線４と平行に設け
られたアルミニウム配線６とコンタクトと孔８を通して
電気的に接続されている。

［発明が解決しようとする課題］ 上述したように、ワード線とアルミニウム配線との接
続部を設けるためには、メモリセルアレイ領域内にすき
間を設けねばならないが、このすき間が回路動作上の不
具合の原因となってしまう。以下にその点について説明
する。

第５図は第３図で示した接続部を模式的に表現したブ
ロック図であり、第３図と同一機能を有する部分には同
一番号を附してある。更に第５図に示すように、互いに
相補的なデータ線の間にはセンスアンプ９が設けられて
おり、メモリセルからデータ線5a〜5fへ読み出された微
小信号を増幅する働きをしている。そして、スイッチン
グトランジスタ11のいずれか一組をカラムのアドレスに
より選択してデータの読み出しや書き込みを行う。ま
た、実際のデータ線には種々の寄生容量が存在してお
り、その中で特に本発明に関係する隣接データ線間容量
を10a〜10dで示してある。

第５図において、メモリセルアレイ領域内のデータ
線、例えば5dは両側のデータ線5c,5eとの間に隣接デー
タ線間容量10b,10cが存在しているが、ワード線とアル
ミニウム配線との接続部に隣接したデータ線5cが有する
隣接データ線間容量は10bのみである。このため、互い
に相補的なデータ線5cと5dとでは、隣接データ線間容量
が異なっており、この容量によるノイズの受け方にアン
バランスが生じる。

更に、ワード線とアルミニウム配線との接続部に隣接
しデータ線5b,5cに関しては出来上りの形状がメモリセ
ルアレイ領域内のデータ線の形状と異なる場合がある。
これはパターンの密度がメモリセルアレイ領域内と比較
して異なるため、フォトレジストの厚さの相違やエッチ
ング速度の相違が生じるためである。このように出来上
り形状が異なることによっても、互いに相補的なデータ
線5cと5dとで寄生容量にアンバランスが生じてしまう。

１トランジスタ型ダイナミックメモリにおいては、デ
ータ線及びセンスアンプは最も微小な信号を扱う部分で
あり、その部分に上述したようなアンバランスが存在す
ると回路の誤動作の原因となるという欠点がある。

このような欠点に対し、例えば第６図及び第７図に示
すようにデータ線と同一形状のダミーパターン13a,13b
をワード線とアルミニウム配線との接続部側に設ける
と、出来上り形状の相違によるアンバランスを小さくす
ることができる。しかし、一般に前記ダミーパターン13
a,13bは定電位（例えばプレート電極３と同一電位）に
固定されるため、互いに相補的なデータ線5cと5dとでは
依然として隣接データ線から受けるノイズにアンバラン
スが生じてしまうという問題がある。

上記問題を解決するためには、データ線と同一形状の
ダミーパターン13a,13bの電位を実際のデータ線と同じ
ように変化させてダミーのデータ線として用いればよ
い。すなわち、前記ダミーパターンに実際のデータ線に
接続されている回路、例えばメモリセルやセンスアン
プ，プリチャージ回路等をすべて接続すればよい。そし
て、実際のデータ線と異なる点は、増幅したデータを外
部へ読み出したり、外部からデータを書き込んだりする
ためのカラムのアドレスで選択されるスイッチングトラ
ンジスタが設けられていないという構造にすればよい。

第８図はダミーのデータ線をワード線とアルミニウム
配線との接続部に隣接して設けた状態を示したブロック
図である。図中14a,14b及び14c,14dがそれぞれ互いに相
補的なダミーのデータ線であり、５がダミー用のセンサ
アンプである。これにより、ダミーのデータ線14a〜14d
は実際のデータ線と同じ動作をするため、データ線5cが
隣接データ線から受けるノイズはデータ線5dの受けるノ
イズとほぼ同じになり、回路動作上の不具合は発生しな
くなる。

しかしながら、第８図に示したような配置にすると、
メモリセルアレイ領域の面積の増大をもたらし、しか
も、メモリセルアレイ領域内に設けられたワード線とア
ルミニウム配線との接続部は10箇所近く、場合によって
はそれ以上あるため、その影響は極めて大きなものとな
ってしまうという問題点が生じる。

本発明は上記従来の事情に鑑みなされたもので、メモ
リセルアレイ領域の面積の増大を抑えて、隣接データ線
間容量のアンバランスを解消した半導体記憶装置を提供
することを目的とする。

［発明の従来技術に対する相違点］ 上述した従来の半導体記憶装置に対し、本発明はメモ
リセルアレイ領域内に設けられたワード線と低抵抗金属
配線との接続部をダミーのデータ線と、その補信号のダ
ミーのデータ線との間に設けることで、メモリセルアレ
イ領域の面積の増大を最小にして実際のデータ線の隣接
データ線間容量等のアンバランスをなくすという相違点
を有する。

［課題を解決するための手段］ 本発明の半導体記憶装置は、半導体基板状に複数のメ
モリセルが行列上に配列されたメモリセルアレイ領域を
有し、前記メモリセルアレイ領域内に一方向に延在する
複数のワード線と前記ワード線に直交する方向に延在す
る複数のデータ線とを形成し、前記データ線はそれぞれ
補信号データ線が平行に隣接して配置されており、前記
ワード線はメモリセルアレイ領域内で前記ワード線と同
一方向に延在する低抵抗金属配線と電気的に接続を取ら
れている半導体記憶装置において、前記ワード線と前記
低抵抗金属線との電気的接続領域を、少なくともセンス
アンプを有し、かつ外部へのデータの読み出し及び外部
からのデータの書き込みを行うためのカラムのアドレス
により選択されるスイッチングトランジスタを有しない
ダミー用の相補的なデータ線の間に設けたことを特徴と
する。

［実施例］ 次に本発明について図面を用いて説明する。

尚、従来技術と同一機能を有する部分に関しては、同
一番号を附して説明を省略する。

第１図は本発明の第１実施例を示したブロック図であ
る。

第１図において互いに相補的なダミーのデータ線14a,
14bの間にワード線と低抵抗金属配線との接続部が設け
られており、ダミーのデータ線14a,14bには、ダミーの
センスアンプ15が設けられている。尚、ダミーのデータ
線14a,14bにはメモリセルやプリチャージ回路等、実際
のデータ線5a〜5fに接続されているものはすべて接続さ
れているが、第１図では省略してある。

このような構成にすることにより、ダミーのデータ線
14a,14bも実際のデータ線5a〜5fと同じ動作をすること
により、実際のデータ線5b,5cにとっては、あたかも両
側に実際のデータ線が存在するような状態となって、パ
ターンの密度の点からも、また、隣接データ線から受け
るノイズの点からも、それぞれ相補的なデータ線5a,5d
と同一の状態にすることができる。

そして、相補的なダミーのデータ線14a,14bを一対設
けることにより上記の作用効果が得られ、第８図に示し
たようにダミーのデータ線を２対設けるものに比べてメ
モリセルアレイ領域の面積増大を最小にすることができ
る。

第２図は本発明の第２実施例を示したブロック図であ
る。

最近、半導体記憶装置のパターンの微細化に伴い、隣
接データ線間距離が小さくなり、その結果、隣接データ
線間容量も大きくなってきている。このため、互いに相
補的なデータ線の容量のアンバランスを最小にするた
め、互いに相補的なデータ線をメモリセルアレイ領域内
において交差させる構造が用いられている。このような
半導体記憶装置に対し、本発明を適用したものが第２図
に示すものである。

第２図においては互いに相補的なダミーのデータ線14
a,14bも実際のデータ線5a〜5hと同じようにメモリセル
アレイ領域内で交差させ、隣接データ線間容量のアンバ
ランスを小さくしている。

［発明の効果］ 以上説明したように本発明は、ワード線と低抵抗金属
配線との電気的接続領域を互いに相補的なデータ線の間
に設けるとともに、該互いに相補的なデータ線を、少な
くともセンスアンプを有し、かつ外部へのデータの読み
出し、及び外部からのデータの書き込みを行うためのカ
ラムのアドレスにより選択されるスイッチングトランジ
スタを有しないダミーのデータ線で構成したため、メモ
リセルアレイ領域の面積の増大を最小にして、実際のデ
ータ読み出し及び書き込みに用いられる互いに相補的な
データ線の隣接データ線間容量のアンバランスを解消
し、回路の誤動作を防ぐことができるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の第１実施例を示したブロック図、第２
図は本発明の第２実施例を示したブロック図、第３図は
従来の半導体記憶装置を示した平面図、第４図は第３図
中のＡ−Ａ線断面図、第５図は第３図に示した従来の半
導体記憶装置のブロック図、第６図は別の従来の半導体
記憶装置を示した平面図、第７図は第６図に示した半導
体記憶装置のブロック図、第８図は更に別の従来の半導
体記憶装置を示したブロック図である。 １……Ｐ型半導体基板、 ２……フィールド酸化膜、 ３……プレート電極、 ４……ワード線、 5a〜5f……データ線、 ６……アルミニウム配線、 ７……Ｎ型半導体領域、 ８……コンタクト孔、 ９……センスアンプ、 10a〜10f……隣接データ線間容量、 11……スイッチングトランジスタ、 12……I/O線、 13a,13b……ダミーパターン、 14a〜14d……ダミーのデータ線 15……ダミーのセンスアンプ。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板上に複数のメモリセルが行列状
   に配列されたメモリセルアレイ領域を有し、前記メモリ
   セルアレイ領域内に一方向に延在する複数のワード線と
   前記ワード線に直交する方向に延在する複数のデータ線
   とを形成し、前記データ線はそれぞれ補信号データ線が
   平行に隣接して配置されており、前記ワード線はメモリ
   セルアレイ領域内で前記ワード線と同一方向に延在する
   低抵抗金属配線と電気的接続を取られている半導体記憶
   装置において、前記ワード線と前記低抵抗金属配線との
   電気的接続領域を、少なくともセンスアンプを有し、か
   つ外部へのデータの読み出し及び外部からのデータの書
   き込みを行うためのカラムのアドレスにより選択される
   スイッチングトランジスタを有しないダミー用の相補的
   なデータ線の間に設けたことを特徴とする半導体記憶装
   置。