KR940006080B1 - 반도체 메모리장치의 어레이 배열방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 종래의 반도체 메모리 어레이 배열을 나타내는 제 1 실시예.
제 2 도는 제 1 도의 일부분 상세도.
제 3 도는 종래의 반도체 메모리 어레이 배열을 나타내는 제 2 실시예.
제 4 도는 종래의 반도체 메모리 어레이 배열을 나타내는 제 3 실시예.
제 5 도는 본 발명에 사용되는 워드라인 및 워드라인 드라이버의 배열 방법을 나타내는 구성도.
제 6 도는 제 5 도의 상세도.
제 7 도는 본 발명에 따른 워드라인 드라이버 및 비트라인 배열 방법을 조합한 구성도.
제 8 도는 제 7 도의 제 1 실시예.
제 9 도는 제 7 도의 제 2 실시예.
제10도는 제 7 도의 제 3 실시예.
본 발명은 반도체 메모리장치의 어레이 배열방법에 관한 것으로, 특히 워드라인과 비트라인을 각각 분할하여 조합 시키므로서 고집적 반도체 메모리 장치에 적합한 반도체 메모리장치의 어레이 배열방법에 관한 것이다.
반도체 메모리 장치는 다수개의 비트라인 및 워드라인들이 배열되고 상기 비트라인 및 워드라인들에 접속된 메모리 셀들을 가지는 메모리 셀 어레이를 가지고 있다. 반도체 메모리 장치가 점차 고집적화 되어 감에 따라 상기 워드라인들과 비트라인들의 간격이 좁아지게 되는데, 특히 비트라인의 간격이 좁아지게 되면 상기 비트라인과 연결된 센스앰프의 간격도 줄어들게 되고 이것은 회로 배치상에서 상기 워드라인들과 비트라인 및 센스앰프의 레이아웃(lay out)이 어렵게 된다. 실제적으로 메가(mega ; 220)급 이상의 다이나믹 램(dynamic RAM)에서는 서브 미크론(submicron)단위의 디자인 룰(design rule)이 적용되고 있어 반도체 메모리 장치의 워드라인 및 비트라인의 배열 방법은 향후 고집적 반도체 메모리 소자의 관건이 될 것임은 이 분야에 잘 알려진 사실이다.
본 발명에 따른 워드라인 드라이버단의 배열 방법은 본 출원인이 1991년 2월 5일에 기출원한 출원번호 91-1964의 "반도체 메모리 장치의 워드라인 드라이버 배열방법"에 따른 것이며 본 발명에서는 상기 "반도체 메모리 장치의 워드라인 드라이버 배열 방법"을 고집적 반도체 메모리 장치에 적용시데 그 효과를 극대하 시키고 자 개선된 비트라인 배열 방법을 동시에 적용시키는 것이다. 종래의 반도체 메모리 어레이의 배열을 제 1 도, 제 2 도, 제 3 도 및 제 4 도에 도시하였다. 상기 제 1 도는 종래의 반도체 메모리 어레이 배열을 전체적으로 보여주는 제 1 실시예이고 상기 제 2 도는 상기 제 1 도의 일부분 상세도이다. 상기 제 3 도는 종래의 워드라인 및 비트라인, 그리고 센스앰프들의 배열을 나타낸 제 2 실시예이다. 상기 제 3 도에서 비트라인 배열은 통상적으로 "오픈(open)비트라인"이라 알려진 배열 방법이다. 상기 제 4 도는 상기 제 1 도 및 제 3 도에 나타난 배열 방법보다 개선된 제 3 실시예이다. 상기 제 4 도에서 비트라인 배열은 통상적으로 "폴디드(folded)비트라인"이라 알려진 배열 방법이고 워드라인 배열은 하나의 워드라인 드라이버에 두개의 워드라인 간격(2-WL Pitch)으로 배열된 형태이다. 상기 제 1 도에 도시된 바와 같이, 종래에는 반도체 메모리장치(100)내의 메모리 셀 어레이(100A) (센스앰프 포함)둘레에 컬럼 디코더(30)와 로우 디코더(10)가 설계되어 있고 상기 로우 디코도(10)로 부터 출력되는 디코딩 신호에 응답하여 소정의 워드라인을 선택하는 워드라인 드라이버단(20)이 배치되어 있다. 상기 메모리 셀 어레이(100A)는 크게 네개의 블럭으로 나누어져 있으며, 하나의 워드라인 드라이버단(20)이 한 블럭의 메모리 셀 어레이(100A)를 담당하고 있다. 상기 반도체 메모리 장치(100)에서 메모리 셀 어레이(100A), 컬럼 디코더(30), 로우 디코더(10) 및 워드라인 드라이버단(20)을 제외한 나머지 영역은 주변회로 영역(11)을 나타낸다.
상기 제 1 도의 종래의 구성도에서 워드라인 드라이버단(20)과 메모리 셀 어레이(100A)의 연결 상태에 관하여는 미국 특허 제4,481,609호에 개시된 구조로 부터 쉽게 알 수 있다. 제 2 도는 상기 특허에 도시된 것을 인용한 것으로 상기 제 1 도의 일부분을 보다 상세하게 나타내고 있다. 도시된 바와 같이, 메모리 셀 어레이(100A)내에서는 다수개의 워드라인 WL 및 비트라인 BL(제 2 도에서는 10×10 배열을 예로 나타냄)이 서로 직각으로 교차하며, 상기 워드라인 및 비트라인에 연결된 메모리 셀(21)이 형성되어 있다. 상기 비트라인 BL은 컬럼 디코더(30)의 디코딩 신호에 의하여 게이팅되는 컬럼 선택회로(31)를 통하여 선택된다. 상기 컬럼 선택회로(31)는 센스앰프(22)에 연결된다. 그리고 메모리 셀 어레이(100A)내의 모든 워드라인들(WL-WL10)은 하나의 워드라인 드라이버단(20)에 접속되어 있다. 상기 워드라인 드라이버단(50)은 해당하는 메모리 셀 어레이(100A)의 워드라인의 수와 동일한 수의 워드라인 드라이버를 가진다. 그러나 이러한 메모리 셀 어레이(100A)의 구성은 고집적 반도체 메모리 장치의 구성시에 길어지는 워드라인의 길이 때문에 워드라인의 선로 저항이 늘어나서 워드라인의 신호 전달시간이 지연되고, 비트라인의 길이 때문에 센싱(sensing)이 그만큼 늦게 된다. 제 3 도는 메모리 셀 어레이 (100A)의 중앙에 센스앰프(22)를 배열하여 비트라인의 센싱 시간을 단축시킨 구성도이다. 그러나 전체적인 구성에서 알 수 있듯이, 비트라인의 센싱시간이 현저하게 단축되지 못하고, 워드라인의 길이에 따른 문제가 그대로 남아 있음을 알 수 있다.
한편, 고집적 반도체 메모리 어레이의 구성시 미세한 디자인룰을 가지는 워드라인을 구동하는 워드라인 드라이버를 보다 효과적으로 배치한 또다른 구조를 제 4 도에 나타내었다. 상기 제 4 도는 워드라인의 배열이 하나의 워드라인 드라이버에 두개의 워드라인 간격으로 배열된 형태로 상기 제 1 도 및 제 3 도 보다 집적도가 향상됨을 알 수 있다. 그러나 상기 제 4 도는 상기 제 1 도 및 제 3 도의 문제를 크게 개선시키지 못하는 구성이며, 하나의 워드라인 드라이버(20A)에서 인출된 각 워드라인들이 메모리 셀 어레이의 끝까지 신장하기 때문에, 길이에 따른 부하저항 및 기생 캐패시턴스가 증가하여 신호 전달이 지연되는 등의 문제가 남아 있다. 또한 비트라인의 센싱 속도가 늦게 되어 고속 동작에 절대적으로 불리하게 된다.
따라서 본 발명의 목적은 고집적 반도체 메모리장치에 있어서 레이아웃이 용이하고 신호전달이 빨리 이루어지는 워드라인 드라이버단의 배열 방법과, 또한 센싱동작이 고속으로 이루어지는 비트라인 또는 비트라인쌍의 배열 방법에 따라 구현된 반도체 메모리장치의 어레이 배열방법을 제공함에 있다.
상기 본 발명의 목적을 달성하기 위하여 본 발명은, 다수개의 메모리 셀과, 상기 다수개의 메모리 셀의 행을 각각 지정하는 다수개의 워드라인과, 상기 다수개의 메모리 셀의 열을 각각 지정하는 다수개의 비트라인과, 상기 메모리 셀을 선택하는 워드라인 드라이버단 및 상기 비트라인에 연걸된 센스앰프를 포함하는 반도체 메모리장치의 어레이 배열방법에 있어서 : 상기 워드라인 드라이버단이, 하나의 메모리 셀 어레이내에서 적어도 4회 이상 분할하여 배치되고 상기 하나의 워드라인 드라이버단에 연결된 하나의 워드라인은 상기 하나의 워드라인 드라이버단에 이웃한 다른 하나의 워드라인 드리이버단에는 연결되지 않으며 상기 하나의 워드라인에 이웃한 다른 하나의 워드라인은 상기 다른 하나의 워드라인 드라이버단에 연결되게 워드라인 드라이버단을 배열하고 : 상기 비트라인이, 길이 방향으로 분할되어 전체가 블록화되고 각 블록들 사이에는 상기 센스앰프가 배열되며, 하나의 센스앰프에 연결된 하나의 비트라인은 상기 하나의 센스앰프에 이웃한 다른 하나의 센스앰프에는 연결되지 않으며 상기 하나의 비트라인에 이웃한 다른 하나의 비트라인은 상기 다른 하나의 센스 앰프에 연결되게 비트라인을 배열하는 반도체 메모리장치의 어레이 배열방법임을 특징으로 한다.
또한 본 발명은, 다수개의 워드라인과, 다수개의 비트라인쌍과, 상기 워드라인과 비트라인쌍에 의해 선택이 각각 이루어지는 다수개의 메모리 셀과, 상기 메모리 셀을 선택하는 워드라인 드라이버단 및 상기 비트라인쌍에 연결된 센스앰프를 포함하는 반도체 메모리장치의 어레이 배열방법에 있어서 ; 상기 워드라인 드라이버단이, 하나의 메모리 셀 어레이내에서 적어도 4회 이상 분할하여 배치되고 상기 하나의 워드라인 드라이버단에 연결된 하나의 워드라인은 상기 하나의 워드라인 드라이버단에 이웃한 다른 하나의 워드라인 드라이버단에는 연결되지 않으며 상기 하나의 워드라인에 이웃한 다른 하나의 워드라인은 상기 다른 하나의 워드라인 드라이버단에 연결되게 워드라인 드라이버단을 배열하고 ; 상기 비트라인쌍이, 길이 방향으로 분할되어 전체가 블록화되고 각 블록들 사이에는 상기 센스앰프가 배열되며, 하나의 센스앰프에 연결된 하나의 비트라인쌍은 상기 하나의 센스앰프에 이웃한 다른 하나의 센스앰프에는 연결되지 않으며 상기 하나의 비트라인쌍에 이웃한 다른 하나의 비트라인쌍은 상기 다른 하나의 센스앰프에 연결되게 비트라인쌍을 배열하는 반도체 메모리장치의 어레이 배열방법임을 특징으로 한다.
이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
우선, 본 발명에 사용되는 워드라인 드라이버의 배열 방법을 간단히 설명한다. 제 5 도 및 제 6 도는 기출원된 "반도체 메모리 장치의 워드라인 드라이버 배열 방법"(출원번호 : 91-1964)의 발명으로서 개시된 워드라인 드라이버단의 분할된 배열 방법이다. 상기 제 5 도는 네개의 메모리 어레이 블록으로 나누어진 것을 예로 들었는데 각 메모리 어레이 블록은 센스앰프를 포함하는 네개의 메모리 셀 어레이(MCA/SA)들과, 컬럼디코더와, 상기 메모리 셀 어레이들의 사이와 양 가장자리에 배치된 5개로 분할된 워드라인 드라이버단(WD11-WD15)들과, 이웃하는 메모리 어레이 블록과 공통으로 사용되는 로우디코더(600)와, 주변회로 영역(100)등으로 구성되어 있다. 상기 워드라인 드라이버단들은 모두 5개로 분할되어 있으나 정도에 따라, 그보다 작게 또는 그보다 더 많이 분할될 수 있으나 최소한 4회 이상이 되어야만 본 발명의 효과를 달성할 수 있다. 상기 제 5 도의 좌측 상부에 있는 하나의 블록을 예로들어 워드라인 드라이버와 워드라인의 연결상태를 제 6 도에 나타내었다. 상기 제 6 도에 도시된 바와 같이, 첫번째의 워드라인 WL1은 첫번째, 세번째 및 다섯번째행의 워드라인 드라이버단(WD11) (WD13) (WD15)에 접속되고, 두번째 열의 워드라인 WL2은 두번째와 네번째의 워드라인 드라이버단(WD21) (WD41)에 접속된다. 즉, 하나의 워드라인 드라이버단내의 하나의 워드라인 드라이버당 2개의 워드라인 간격으로 구성이 가능하고 분할된 워드라인의 수만큼 워드라인의 길이가 짧게 설계된다. 따라서 상기 제 5 도 또는 제 6 도와 같이 워드라인 드라이버단을 5회 분할하여 설치한 경우에는 워드라인의 길이를 1/4로 줄일 수 있음을 쉽게 알 수 있다.
본 발명에 따른 워드라인 드라이버 및 비트라인 배열 방법을 조합한 구성도를 제 7 도에 도시하였다. 그리고 그에 따른 실시예를 제 8 도 및 제 9 도에 도시하였다. 상기 제 7 도에 도시된 바와같이 본 발명에서는 상기 제5,6도의 분할된 워드라인 드라이버 배열 방법에다가, 비트라인 또는 비트라인 쌍을 각각 길이 방향으로 소정의 갯수만큼 분할하여, 전체적인 메모리 셀 어레이(100A) 구성을 보면 소정의 갯수만큼 블록화 됨을 알 수 있다. 메모리 셀 어레이(100A)의 전체 비트라인이 각 길이 방향으로 n(n=1,2,3…)개로 분할됨으로써 상기 비트라인의 센싱 속도가 그만큼 빨라진다. 여기서 상기 n은 적어도 2개 이상으로 분할되어야 본 발명의 효과를 달성할 수 있으며, 너무 많이 분할되면 센스앰프(22)가 전체 면적에서 차지하는 부분이 커지게 되어, 오히려 집적도의 향상을 저해할 수 있음을 유의하여야 할 것이다. 그리고 하나의 센스앰프(22)에 의해 그 증폭이 이루어지는 비트라인에는 메모리셀을 예컨대 128개 또는 256개 또는 512개와 같이 접속하되, 센스앰프의 구동능력 및 메모리장치의 집적도 등을 고려하여 실시함이 바람직하다. 한편 상기 제 7 도에서 도시되지는 않았지만 도면의 맨좌측단과 맨우측단에 각각 비트라인을 센싱하기 위한 센스앰프가 구비됨을 밝혀둔다.
상기 제 8 도는 상기 제 7 도의 제 1 실시예로서 통상적으로 "오픈(open)"비트라인이라 알려진 비트라인 배열 방법으로 상기 제 3 도와 비교하면 종래 회로와의 차이를 쉽게 알 수 있다. 즉, 분할된 워드라인 드라이버의 배열 방법은 종래의 방법보다 신호 전달이 훨씬 단축되고 기생 캐패시턴스의 증가도 억제할 수 있으며 또한 각 길이방향으로 분할되어 블록화된 각 비트라인의 센싱속도도 짧아진 비트라인의 길이 만큼 빨라질수 있음을 이 분야에 통상의 지식을 가진 자는 쉽게 이해할 수 있을 것이다. 상기 제8도에 도시된 바와 같이 한 블록내에서 서로 이웃하는 센스앰프(11)와 센스앰프(21) 사이에는 각 비트라인의 길이 방향으로 n'개의 워드라인 드라이버(WD11,WD21,…WDn'1)가 존재할 수 있으며 그 갯수는 칩(chip)내의 가용면적에 알맞게 한다.
제 9 도는 상기 제 7 도의 제 2 실시예로서 통상적으로 "폴디드(folded)"비트라인이라 알려진 비트라인 배열 방법이다. 상기 제 9 도는 상기 제 4 도에 개시된 종래의 회로보다, 각 비트라인 쌍의 간격을 1/2로 줄임과 동시에 비트라인 쌍의 길이도 짧아져 칩의 집적도 뿐만 아니라 각 셀의 센싱 속도로 개선된다. 또한 상기 제 8 도와 마찬가지로 비트라인의 기생 캐패시턴의 증가를 억제할 수 있다.
제10도에 통상적으로 트위스트 비트라인(twisted bit-line)이라 알려진 비트라인쌍 배열 방법을 본 발명에 적용하였다. 상기 트위스트 비트라인 배열 방법은 비트라인의 센싱 동작시 발생되는 노이즈와 비트라인끼리의 커플링 현상을 줄이기 위하여 제시된 것으로 이를 본 발명에 적용시에 그 효과를 극대화 할 수 있게 된다. 즉, 비트라인의 센싱 동작시 노이즈 및 커플링 현상의 발생이 억제되며 고속 센싱동작을 수행할 수 있는 잇점이 발생된다. 상기 제10도에서 본 발명에 따른 워드라인 드라이버단은 센스앰프 12와 센스앰프 22 사이에 도시하였으며 그외는 상기 구성과 동일하다. 상기의 트위스트 비트라인의 교차 방법은 여러가지이며 그중 상기 제10도의 교차 방법은 일 실시예에 불과함을 유의하여야 할 것이다.
상기 제8도, 제9도 및 제10도는 본 발명의 사상을 실현한 실시예이며, 본 발명에 의한 워드라인 드라이버단의 배열에 따른 워드라인과 메모리 어레이내에서 길이방향으로 소정갯수의 블록화한 비트라인 배열 방법이라면 특히 임의의 블록내에서 상기 비트라인 또는 비트라인의 배열은 상기 제 8 도, 제 9 도 및 제10도와 다르게 하여도 본 발명의 사상을 실현할 수 있음을 유의하기 바란다. 또한 메모리 셀 어레이가 칩내에 단지 하나만 구성되는 반도체 메모리 장치뿐만 아니라, 메모리 셀 어레이가 소정의 갯수로 분할되어 배열되는 반도체 메모리 장치도 본 발명의 기술적 범주내에 포함됨을 알아야 할 것이다.
상술한 바에 의하면 본 발명에 의한 고집적 반도체 메모리 장치의 어레이 배열 방법에 따르면, 워드라인의 길이를 줄일 수 있기 때문에 고집적화에 유리하고 워드라인에서의 신호 전달시간을 단축시킬 수 있을 뿐만 아니라, 비트라인의 길이방향에 따른 분할로 비트라인의 길이를 줄일 수 있기 때문에 기생용량 성분이 감소하게 되어 센스앰프의 센싱속도를 개선시키는 효과가 있다.
Claims (5)
- 다수개의 메모리 셀과, 상기 다수개의 메모리 셀의 행을 각각 지정하는 다수개의 워드라인과, 상기 다수개의 메모리 셀의 열을 각각 지정하는 다수개의 비트라인과, 상기 메모리 셀을 선택하는 워드라인 드라이버단 및 상기 비트라인에 연결된 센스앰프를 포함하는 반도체 메모리장치의 어레이 배열방법에 있어서 ; 상기 워드라인 드라이버단이, 하나의 메모리 셀 어레이내에서 적어도 4회 이상 분할하여 배치되고 상기 하나의 워드라인 드라이버단에 연결된 하나의 워드라인은 상기 하나의 워드라인 드라이버단에 이웃한 다른 하나의 워드라인 드라이버단에는 연결되지 않으며 상기 하나의 워드라인에 이웃한 다른 하나의 워드라인은 상기 다른 하나의 워드라인 드라이버단에 연결되게 워드라인 드라이버단을 배열하고 : 상기 비트라인이, 길이 방향으로 분할되어 전체가 블록화되고 각 블록들 사이에는 상기 센스앰프가 배열되며, 하나의 센스앰프에 연결된 하나의 비트라인은 상기 하나의 센스앰프에 이웃한 다른 하나의 센스앰프에는 연결되지 않으며 상기 하나의 비트라인에 이웃한 다른 하나의 비트라인은 상기 다른 하나의 센스앰프에 연결되게 비트라인을 배열함을 특징으로하는 반도체 메모리장치의 어레이 배열방법.
- 제 1 항에 있어서, 상기 워드라인 드라이버단이, 상기 길이방향으로 형성되는 서로 이웃하는 제 1 센스앰프 및 제 2 센스앰프의 사이에 적어도 3개 이상의 워드라인 드라이버를 배열함을 특징으로 하는 반도체 메모리장치의 어레이 배열방법.
- 다수개의 워드라인과, 다수개의 비트라인쌍과, 상기 워드라인과 비트라인쌍에 의해 선택이 각각 이루어지는 다수개의 메모리 셀과, 상기 메모리 셀을 선택하는 워드라인 드라이버단 및 상기 비트라인쌍에 연결된 센스앰프를 포함하는 반도체 메모리장치의 어레이 배열방법에 있어서 ; 상기 워드라인 드라이버단이, 하나의 메모리 셀 어레이내에서 적어도 4회 이상 분할하여 배치되고 상기 하나의 워드라인 드라이버단에 연결된 하나의 워드라인은 상기 하나의 워드라인 드라이버단에 이웃한 다른 하나의 워드라인 드라이버단에는 연결되지 않으며 상기 하나의 워드라인에 이웃한 다른 하나의 워드라인은 상기 다른 하나의 워드라인 드라이버단에 연결되게 워드라인 드라이버단을 배열하고 ; 상기 비트라인쌍이, 길이 방향으로 분할되어 전체가 블록화되고 각 블록들 사이에는 상기 센스앰프가 배열되며, 하나의 센스앰프에 연결된 하나의 비트라인쌍은 상기 하나의 센스앰프에 이웃한 다른 하나의 센스앰프에는 연결되지 않으며 상기 하나의 비트라인쌍에 이웃한 다른 하나의 비트라인쌍은 상기 다른 하나의 센스앰프에 연결되게 비트라인쌍을 배열함을 특징으로하는 반도체 메모리장치의 어레이 배열방법.
- 제 3 항에 있어서, 상기 워드라인 드라이버단이, 상기 길이방향으로 형성되는 서로 이웃하는 제 1 센스앰프 및 제 2 센스앰프의 사이에 적어도 3개 이상의 워드라인 드라이버를 배열함을 특징으로 하는 반도체 메모리장치의 어레이 배열방법.
- 제 3 항에 있어서, 상기 비트라인쌍들이, 상기 비트라인 쌍내의 커플링 현상을 억제시키기 위하여 상기 길이방향으로 서로 이웃하는 각각의 센스앰프들 사이에서 서로 교차하도록 배열됨을 특징으로 하는 반도체 메모리장치의 어레이 배열방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| G160 | Decision to publish patent application | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20090615 Year of fee payment: 16 |
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| LAPS | Lapse due to unpaid annual fee |