KR100200760B1 - 비트라인 센스 앰프 및 센스 드라이버 배치방법 - Google Patents
비트라인 센스 앰프 및 센스 드라이버 배치방법 Download PDFInfo
- Publication number
- KR100200760B1 KR100200760B1 KR1019960058498A KR19960058498A KR100200760B1 KR 100200760 B1 KR100200760 B1 KR 100200760B1 KR 1019960058498 A KR1019960058498 A KR 1019960058498A KR 19960058498 A KR19960058498 A KR 19960058498A KR 100200760 B1 KR100200760 B1 KR 100200760B1
- Authority
- KR
- South Korea
- Prior art keywords
- bit line
- sense amplifier
- driver
- sense
- cell array
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
Abstract
일정한 면적내에서 센스 앰프의 레이아웃 디자인 룰을 완화할 수 있고 성능 개선을 할 수 있는 비트라인 센스 앰프 및 센스 드라이버의 배치 방법을 개시한다.
다수개의 메모리 셀에 공통으로 연결된 비트라인이 다수개 존재하는 다수개의 셀 어레이블록과, 상기 다수개의 비트라인의 각각에 발생한 신호를 감지하기 위한 소정 개수의 비트라인 센스 앰프가 존재하는 반도체 메모리 장치에 있어서,
상기 비트라인과 상기 비트라인 센스 앰프간의 연결이 이웃하는 것들 사이에서 뿐만 아니라, 하나 또는 그이상의 또 다른 셀 어레이 블록을 가로질러 이루어지도록 배치하는 것을 특징으로하는 반도체 메모리 장치의 비트라인 센스 앰프 배치 방법을 제공하는 것이다. 상기 비트라인과 상기 비트라인 센스 앰프간은 국소 비트라인 스위치 회로를 사용함으로써 원격 위치한 센스 앰프와 비트라인을 연결 시킨다. 다수개의 비트라인 센스 앰프의 동작을 제어하는 드라이버는 이웃하는 비트라인 센스 앰프 사이에서 공유되도록 배치할 수 있다.
따라서, 본 발명에 따르면 작아지는 디자인 룰에 의한 비트라인 센스 앰프 문제를 해결할 수 있고 센스 앰프 드라이버를 독립 혹은 공유하는 구조를 적용함으로써 저 전압 및 고집적 메모리에 적합할 뿐 만아니라 칩 크기가 감소한 아키텍쳐의 구현이 가능해진다.
Description
본 발명은 반도체 메모리 장치의 비트라인 센스 앰프 및 센스 드라이버의 배치 방법에 관한 것으로, 특히 메모리 장치내에 일정한 면적내에서 센스 앰프의 레이아웃 디자인 룰을 완화할 수 있는 비트라인 센스 앰프 및 센스 드라이버의 배치 방법에 관한 것이다.
디램(DRAM:Dynamic Random Access Memory)에 있어서, 비트라인 센스 앰프(BITLINE SENSE AMPLIFIER)는 메모리 셀 엑세스 후 메모리 셀과 비트라인과의 전하 분배(CHARGE SHARING)에 의해 비트라인에 발생한 작은 신호차를 1차로 증폭하는 것으로 디램 동작상 가장 중요한 부분이라 할 수 있다. 이것은 비트라인 센싱 속도가 디램의 성능(PERFORMANCE)을 결정짓는 가장 중요한 부분이며 저 전압 노이즈 마진(LOW VCC NOISE MARGIN), tRAC(RAS LATENCY), 전류 소모, 전류 피크등이 고려 대상이 되었으므로 그간 이 부분의 성능 향상을 위해 많은 노력이 행하여져 왔다.
오래 전부터 디램에서는 비트라인 구조를 소프트에러(SER:Soft Error Rate), 노이즈 면역성(IMMUNITY)에 강점을 갖고 있는 포울디드 비트라인(FOLDED BITLINE) 구조로 채택하고 있다.
도 1은 종래의 비트라인 센스 앰프 배치의 한 예를 나타낸 개략도이다. 참조 도면의 굵은 선은 선택된 메모리 불럭과 구동되는 비트라인 센스 앰프를 나타낸다. 참조 도면에서 보이듯이 종래의 비트라인 센스 앰프는 셀 엑세스 후 비트라인에 생긴 작은 신호차를 감지하기 위해 비트라인 쌍마다 위치해 있다. 하지만 집적도가 증가 할수록 더욱 작아진 디자인 룰에 의한 비트라인 피치(PITCH) 감소를 극복하기 위해 도 2에서와 같은 구조를 사용하고 있다.
도 2는 종래의 공유된 비트라인 센스 앰프 배치의 한 예를 나타낸 개략도이다. 참조 도면에서 보이듯이 공유된 비트라인 센스 앰프는 이웃하는 메모리 블록과 공유하는 센스 앰프 구조를 채택하여 비트라인 센스 앰프 피치를 2 비트라인 쌍으로 개선한 방법을 사용하고 있다.
그러나, 메모리 집적도가 높아져 1 기가(GIGA) 디램 시대에 이르면 더욱 더 디자인 룰이 작아져 2 비트라인 쌍의 피치에서 비트라인 센스 앰프를 위치시키기가 매우 어려워지며 이러한 경향은 디자인 룰이 더 작아 질수록 더욱 더 심각해지게 된다.
한편, 비트라인 센스 앰프 구조상 성능 및 레이아웃 면적과 같은 기타관련 사항과 가장 연관이 있는 부분은 센스 드라이버 부분으로 이는 널리 알려져 있다.
도 3은 종래의 센스 드라이버 배치를 나타낸 회로도이다. 그 구성을 살펴보면 각 비트라인마다 센싱 및 전하 복원(CHARGE RESTORE)을 위한 P N 랫치(10)가 존재하고 메모리 블록의 가장 끝단에 센스 드라이버(12, 14)를 위치 시켰다. 이 센스 드라이버의 한 가지 용도는 많은 메모리 블록에서 선택된 블록에서만 센싱 동작이 일어나게 하는 것이다. PMOS 센스 드라이버(12)의 게이트 신호 PSP는 로우(LOW)로 하고, NMOS 센스 드라이버(14)의 게이트 신호 PSN은 하이(HIGH)로 함으로써 구동을 하게 된다. 도 3에 나타난 종래의 구조의 단점은 알려진 바와 같이 메모리 블럭의 모든 비트라인의 센싱시의 전하를 메모리 블록의 끝에 위치한 센스 드라이버로만 방전(DISCHARGE) 및 복원(RESTORE)을 시킴으로 인해 센싱 속도의 저하 및 피크 전류의 증가를 들 수 있다. 예를들어 1 기가(GIGA) 디램을 살펴보면, 128Mb의 8 블록으로 이루어져 있으며 비트라인 당 셀 수가 256개인 포울디디 구조(FOLDED ARCHITECTURE)의 경우 위의 메모리 블록은 4Mb 블록(512 워드라인 * 8K 컬럼, 여기서 K=1024)이 된다. 또한 한 비트라인당 커패시턴스는 약 250 fF정도가 되고 동작 전압을 2V라 한다면 상기 블록에서 충전 혹은 방전 되어야할 전하량은 8*1024*250f*2/2=2.05nC이 된다. 여기서 n은 10-9값이다. 이를 5ns내에 70%를 방전 시키려 한다면, 통상적으로 이 정도를 방전 시켜야만 디램에서 원하는 속도를 얻을 수 있으므로 i=Q/t관계에 의해 I=2.05n*0.7/5n=288mA가 되며 통상적으로 1 기가 디램에서 NMOS 트랜지스터의 경우 VGS=VDS=2V 에서 폭(WIDTH) 10um 당 약 1.5mA정도가 흐르므로 요구되어지는 폭은 288/1.5*10=1920 정도로써 이는 매우 큰 값이 아닐 수 없다. 또한, 이 경우 피크 전류는 288*3=864mA로써 이것이 단일 접지(VSS) 파워 라인을 통해 외부와 연결되며 파워 라인의 저항이 1 Ω (4000um(파워 라인 길이) * 0.05(파워 라인을 알루미늄으로 썼을 경우 면 저항)/(100(파워 라인 폭) * 2(파워 라인의 층))이라 가정하면 피크 노이즈는 86mA * 1 Ω = 0.864V로써 2V 동작시에 매우 큰 노이즈 전압(NOISE VOLTAGE)으로써 소자에 페일(FAIL)을 일으키기에 충분한 값이 된다.
이의 해결을 위해서 도 4에서는 메모리 블록끝에 센스 드라이버를 위치시키는 것이 아닌 매 비트라인 센스 앰프마다 위치시키는 방법을 사용하고 있다.
도 4는 종래의 다른 실시예로서 각 비트라인 센스 앰프 마다 센스 드라이버를 위치시킨 회로도이다.
도 4는 도 3의 문제를 해결하기에는 충분하나 센스 드라이버를 매 앰프마다 위치시키게 됨에 따라 센스 앰프 면적이 늘어나 전체적인 칩 크기가 늘어나는 단점이 있게된다.
또한, 비트라인 센스앰프가 매 비트라인쌍 마다 위치하므로 고 집적화가 되어 디자인 룰이 작아질수록 센스 앰프 면적은 더욱더 증가하며 심지어는 센스 앰프 레이아웃 조차도 불가능해질 수가 있다. 이 상황은 DAEJE CHIN, ET AL., AN EXPERIMENTAL 16MB DRAM WITH REDUCED PEAK-CURRENT NOISE,SYMP VLSI CIR. DIG. TECH. PAPERS, MAY 1989 PP. 113~114 및 관련 미국 특허 4,948,993 에 잘 설명되어 있다. 따라서, 도 4에 나타난 것과 같이 이웃하는 메모리 블록에서 공유하는 구조의 경우에도 디자인 룰이 작아지는 1 기가 디램의 경우에는 같은 문제를 유발하게 된다.
도 3 및 도 4의 문제점을 해결하기 위해 제안된 종래 기술의 또 다른 방법을 도 5에 나타내었다.
도 5는 종래의 또 다른 실시예로서 센스 드라이버를 스트랩핑 혹은 서브 워드라인 드라이버(SWD)의 확장 부분에 위치시킨 회로도이다.
구체적으로, 도 5는 도 3과 같이 전체 메모리 블록에 센스 드라이버를 위치시키지 않으며 도 4와 같이 매 센스 앰프 마다 센스 드라이버를 위치시키지 않는 절충형으로써 센스 드라이버를 워드라인 스트랩핑 혹은 서브 워드라인 드라이버(SWD:sub wordline driver) 영역의 확장지역으로써 비트라인 센스 앰프 아래에 위치한 부분에 위치시키는 것이다. 이렇게 함으로써 도 3에서 발생하는 센싱 스피드 저하 및 피크 전류 문제의 해결이 가능하며 도 4에서 발생하는 센스 앰프 영역 증가로 인한 칩 크기 증가 문제를 해결할 수 있다. 그러나 이 경우에는 매 비트라인쌍 혹은 2배의 비트라인 쌍마다(이웃하는 메모리 블록에서 공유하는 구조의 경우) P N 래치(30)를 위치시키더라도 디자인 룰이 작아졌을 때 생기는 문제는 해결할 수가 없게 된다. 또한 센스 드라이버를 워드라인 스트랩핑 혹은 서브 워드라인 드라이버(SWD) 영역의 확장지역에 위치시킴으로써 고 집적화가되어 메모리 블록의 크기가 커지는 경우 문제가 발생하게 된다. 워드라인 스트랩핑 혹은 서브 워드라인 드라이버(SWD)는 칩 크기에 직접 영향을 미치는 것으로 숫자가 많아질수록 칩 크기가 커짐은 당연하므로 함부로 그의 숫자를 증가 시키지 못하는 부분이다. 메모리 집적도별로 이를 설명하면 만일 16M 디램이 상술한 참고 문헌 SYMP VLSI CIR. DIG. TECH. PAPERS, MAY 1989 PP. 113~114에서와 같이 1Mb 블록 16개로 이루어 지며 1 Mb 블록이 512 워드라인 * 2K(K=1024)로 이루어져 있고 여기에 16 개의 워드라인 스트랩핑 혹은 서브 워드라인 드라이버(SWD)가 위치한다면 2K/16=128, 즉 128 칼럼의 전하만을 충방전하게되어 1 Mb전체를 충방전하는 경우보다 1/16만을 담당하게 되므로 성능개선이 이루어지며 매 센스 앰프마다 센스 드라이버를 위치시키는 경우 대비 거의 유사한 성능을 얻게 된다.
그러나 1 기가 디램에 이르면 앞서 언급한 대로 칼럼 수는 8K로 증가하게 되고, 만일 16M 디램이 경우와 같이 128 칼럼마다 워드라인 스트랩핑 혹은 서브워드라인 드라이버(SWD)가 위치한다면 8*1024/128=64로써 4배의 숫자 증가로 인한 칩 크기에 약 50㎛(통상적인 SWD의 크기)*48=2400㎛의 증가가 예상된다. 이는 칩 방향에 어떻게 서브 워드라인 드라이버(SWD)가 위치하는가에 따라 달라지지만 약 8~12%의 칩 크기 증가가 예상되는 매우 큰 값이다. 또한 16개의 서브 워드라인 드라이버(SWD)만을 위치시킨다면 8*1024/16=512로써 하나의 센스 드라이버가 16M 디램 대비 4 배나 많은 칼럼의 충방전을 담당해야 하므로 도 3에서 언급한 문제가 다시 발생하게 되며 저 전압 동작일수록 비트라인 커패시턴스가 커질수록 이문제의 심각성은 더욱 커질 것이다. 또한, 도 5의 경우에는 센스 드라이버가 워드라인 스트랩핑 혹은 서브 워드라인 드라이버(SWD)에 제한을 받거나 센스 드라이버에 따라 칩 크기가 영향을 받을 수가 있게 된다. 만일 센스 드라이버가 워드라인 스트랩핑 혹은 서브 워드라인 드라이버(SWD)에 제한을 받는 경우 센스 드라이버 크기에 제한이 발생하여 전체적인 센싱 스피드 저하가 우려되게 된다.
따라서, 본 발명의 과제는 상술한 바와 같은 종래의 비트라인 센스 앰프와 센스 드라이버 배치 방법의 문제점을 극복하여 메모리 장치내에 일정한 면적내에서 센스 앰프의 레이아웃 디자인 룰을 완화할 수 있고 성능 개선을 할 수 있는 비트라인 센스 앰프 및 센스 드라이버의 배치 방법을 제공하는 것이다.
도 1은 종래의 비트라인 센스 앰프 배치의 한 예를 나타낸 개략도.
도 2는 종래의 공유된 비트라인 센스 앰프 배치의 한 예를 나타낸 개략도.
도 3은 종래의 센스 드라이버 배치를 나타낸 회로도.
도 4는 종래의 다른 실시예로서 각 비트라인 센스 앰프 마다 센스 드라이버를 위치시킨 회로도.
도 5는 종래의 또 다른 실시예로서 센스 드라이버를 스트랩핑 혹은 서브 워드라인 드라이버(SWD)의 확장 부분에 위치시킨 회로도.
도 6은 본 발명에 따른 쿼드(Quad) 비트라인 센스 앰프 아키텍쳐를 나타낸 개념도.
도 7은 본 발명에 따른 국소 비트라인과 광역 비트라인을 연결시켜 주는 국소 비트라인 스위치를 나타낸 회로도.
도 8에 국소 비트라인 스위치 및 공유된 센스 드라이버의 배치에 관한 일례를 나타낸 회로도.
도 9는 본 발명에 따른 센스 드라이버 배치의 여러 가지 실시예를 나타낸 개략도.
상기 과제를 달성하기 위하여 본 발명은,
다수개의 메모리 셀에 공통으로 연결된 비트라인이 다수개 존재하는 다수개의 셀 어레이블록과, 상기 다수개의 비트라인의 각각에 발생한 신호를 감지하기 위한 소정 개수의 비트라인 센스 앰프가 존재하는 반도체 메모리 장치에 있어서,
상기 비트라인과 상기 비트라인 센스 앰프간의 연결이 이웃하는 것들 사이에서 뿐만 아니라, 하나 또는 그이상의 또 다른 셀 어레이 블록을 가로질러 이루어지도록 배치하는 것을 특징으로하는 반도체 메모리 장치의 비트라인 센스 앰프 배치 방법을 제공하는 것이다.
상기 비트라인과 상기 비트라인 센스 앰프간은 국소 비트라인 스위치 회로를 사용함으로써 원격 위치한 센스 앰프와 비트라인을 연결 시킨다.
상기 비트라인과 상기 비트라인 센스 앰프간 연결은 다른 셀 어레이 블록을 가로질러 이루어지는 연결에서는 비트라인과는 다른 도전층으로 이루어진다.
상기 비트라인 센스 앰프가 상기 셀 어레이 블록 사이에 위치하며 상기 비트라인과 상기 비트라인 센스 앰프 사이의 연결이 하나 또는 그 이상의 또 다른 셀 어레이 블록을 가로질러 이루어지는 것이 최소한 하나 또는 그 이상 존재한다.
상기 셀 어레이 블록은 다수개의 셀 어레이 블록군으로 나뉘어져 비트라인 센스 앰프가 상기의 셀 어레이 블록군 사이에 위치하며 비트라인과 비트 라인 센스 앰프 사이의 연결이 하나 또는 그 이상의 또 다른 셀 어레이군을 가로질러 이루어지도록 구성할 수도 있다.
상기 다수개의 비트라인 센스 앰프는 3 개이상의 비트라인 혹은 비트라인 쌍의 피치에 위치되어진다.
다수개의 비트라인 센스 앰프의 동작을 제어하는 드라이버는 이웃하는 비트라인 센스 앰프 사이에서 공유되도록 배치할 수 있다.
상기 드라이버는 하나 또는 그 이상의 비트라인 혹은 비트라인 쌍의 피치에 각각 다른 비트라인을 입력으로하는 비트라인 센스 앰프가 위치할 때 상기의 센스 앰프를 통하여 비트라인을 프리챠아지시 보다 높은 레벨로 상승시키기 위한 전원 공급원과 연결되며 센스 앰프 동작을 제어하기 위한 제1 드라이버 및 상기 센스 앰프를 통하여 비트라인을 프리챠아지시 보다 낮은 레벨로 하강시키기 위한 접지 공급원과 연결되며 센스 앰프 동작을 제어하기 위한 제2 드라이버로 구성되어 둘 또는 그 이상의 비트라인 센스 앰프 마다 위치하여 연결된다.
상기 제1 드라이버와 제2 드라이버는 번갈아 가며 위치할 수 있다.
상기 제1 드라이버와 제2 드라이버는 어떤 규칙을 갖고 번갈아 가며 위치할 수 있다.
상기 제1 드라이버와 제2 드라이버는 일정한 규칙 없이 위치할 수 있다.
상기 드라이버는 하나 또는 그 이상의 비트라인 혹은 비트라인 쌍의 피치에 각각 다른 비트라인을 입력으로하는 비트라인 센스 앰프가 위치할 때 상기의 센스 앰프를 통하여 비트라인을 프리챠아지시 보다 높은 레벨로 상승시키기 위한 전원 공급원과 연결되며 센스 앰프 동작을 제어하기 위한 제1 드라이버 및 상기 센스 앰프를 통하여 비트라인을 프리챠아지시 보다 낮은 레벨로 하강시키기 위한 접지 공급원과 연결되며 센스 앰프 동작을 제어하기 위한 제2 드라이버로 구성되어 매 센스 앰프마다 번갈아 위치하여 연결 된다.
상기 제1 드라이버와 제2 드라이버는 매 센스 앰프 마다 일정한 규칙을 갖고 번갈아 가며 위치할 수 있다.
상기 제1 드라이버와 제2 드라이버는 매 센스 앰프 마다 일정한 규칙 없이 위치할 수 있다.
따라서, 본 발명에 따르면 작아지는 디자인 룰에 의한 비트라인 센스 앰프 문제를 해결할 수 있고 센스 앰프 드라이버를 독립 혹은 공유하는 구조를 적용함으로써 저 전압 및 고집적 메모리에 적합할 뿐 만아니라 칩 크기가 감소한 아키텍쳐의 구현이 가능해진다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 6은 본 발명에 따른 쿼드(Quad) 비트라인 센스 앰프 아키텍쳐를 나타낸 개념도이다. 참조 도면은 본 발명의 기본 개념을 나타내었다. 본 발명의 특징은 비트라인 센스 앰프가 2 비트라인 쌍의 피치안에 위치되며 선택된 메모리 블록과 인접된 비트라인 센스 앰프만이 사용되는 것이 아니라, 비트라인 센스 앰프가 4 비트라인쌍(경우에 따라서는 그이상)피치안에 위치되며 구동되는 비트라인 센스 앰프가 선택된 메모리 블록과 인접된 비트라인 센스 앰프뿐만 아니라 메모리 블록을 지나서 위치한 비트라인 센스 앰프도 사용하므로써 작아지는 디자인 룰에 따른 문제점을 해결할 수 있을 뿐만 아니라 칩 크기에도 거의 영향을 미치지 않는 비트라인 센스 앰프 아카텍쳐의 구성이 가능해진다는 것이다. 또한, 도 6에 나타냈듯이 계층적 비트라인 구조를 사용하면 하나의 비트라인에 연결된 셀 숫자를 오히려 줄일 수 있어 칩 크기 감소가 가능해진다.
도 6을 좀더 자세히 살펴보면, 로우 어드레스조합에 의하여 메모리 블록이 선택되면 메모리 셀과 비트라인 사이에 전하 분배가 일어나 비트라인에 작은 신호차가 발생하게 되고 이를 비트라인 센스 앰프가 증폭하게 된다. 이때, 구동되는 활성화된 비트라인 센스 앰프는 본 발명에 따르면 선택된 메모리 블록에 인접한 부분만 구동되는 것이 아니라 메모리 블록을 건너가서 위치한 것 또한 구동되게 된다. 즉, 기존의 공유된 비트라인 센스 앰프 구조의 경우에는 도 6과 같이 메모리 블록이 선택되면 (i-1) 번째와 (i)번째의 비트라인 센스 앰프만이 구동되었는데 본 발명에 따르면 (i-2), (i-1), (i) 및 (i+1) 번째의 비트라인 센스 앰프 모두가 구동되게 된다. 따라서 비트라인 센스 앰프는 비트라인 4 쌍마다 위치되게 되어 작아진 디자인 룰에 의해 생기는 문제를 해결할 수 있게 된다. 참조 도면의 하나의 라인은 비트라인이 아니라 비트라인 쌍을 의미한다. 메모리 블록을 건너가서 위치한 비트라인 센스 앰프과의 연결을 계층적 비트라인 구조를 사용하여 해결하게 된다. 즉, 비트라인이 광역(Global) 및 국소(Local) 비트라인으로 구성되어 있고 비트라인 센스 앰프과 연결은 광역 비트라인으로 이루어지게 된다. 도 6에 보이듯이 메모리 블록이 선택되면 셀과 국소 비트라인 사이에 전하 공유가 일어나고 이 신호는 광역 비트라인을 통하여 각 센스 앰프로 전달되게 된다. 이는 광역 비트라인 스위치 회로를 통하여 이루어 지며 이를 도 7에 나타내었다.
도 7은 본 발명에 따른 국소 비트라인과 광역 비트라인을 연결시켜 주는 국소 비트라인 스위치를 나타낸 회로도이다. 앞서 이야기한 대로 비트라인 구조는 계층적 구조이며 국소 비트라인은 WSi2로 광역 비트라인은 W으로 구성되어 있다. 또한, 광역 비트라인의 피치는 국소 비트라인의 2배로써 2개의 국소 비트라인 피치 만큼을 갖고 있고, 스위칭 트랜지스터들(LBSi, GISO 등의 신호가 입력되는 트랜지스터들)도 2개의 국소 비트라인 피치 마다 위치하게 되므로 광역 비트라인 및 관련 트랜지스터의 공정은 매우 용이해지게 되는 장점이 있다. 예를 들어 동일한 계층적구조의 경우에도 참고 문헌 SYMP VLSI CIR. DIG. TECH. PAPERS, MAY 1989 PP. 113~114의 경우는 국소 비트라인과 동일한 피치를 광역 비트라인 및 스위칭 트랜지스터들이 갖게 되어 공정상에 어려움이 발생하게되는 문제점이 있다.
회로의 동작을 살펴보면, 로우 어드레스에 의해 워드라인이 선택되면 아래에 표시된 대로 각각의 트랜지스터에 입력되는 신호가 발생하게된다. 예를 들어 LBSj신호는 하이로 인에이블(최종 레벨은 풀 데이터 복원을 위하여 내부 동작 전압 + 셀 액세스 트랜지스터의 Vt이상의 값), GISO는 로우(low)로 천이, 등으로 발생시킨다.
우선 첫 번째 셀(50)을 살펴 보면 셀 좌측의 LBSj가 온이고 GISO가 오프이므로 광역 비트라인 쌍 01을 통하여 좌측으로 신호가 전달되며, 이것은 도 6에서 셀 데이터가 (i-1) 의 비트라인 센스 앰프로 전달됨을 의미한다. 또한, GBj2가 오프이므로 이 신호가 다음 메모리 블록으로 건너가는 일이 없게되어 실제적으로는 동작에 참여하는 비트라인의 길이가 줄어들게 되어 저 전력화를 이룰 수가 있게 된다.
두 번째 셀(60)을 살펴보면 셀 우측의 LBSj가 온이고 GISO가 오프이므로 광역 비트라인 쌍 01을 통하여 우측으로 신호가 전달되며, 이것은 도 6에서 셀 데이터가 (i)의 비트라인 센스 앰프로 전달됨을 의미한다. GISO가 오프이므로 첫 번째 셀과 두 번째 셀 사이의 글로벌 비트라인상에서의 데이터 파이팅(fighting)은 없게 된다. 또한, GBSj2 가 오프이므로 이 신호가 다음 메모리 블록으로 건너가는 일이 없게되어 실제적으로는 동작에 참여하는 비트라인의 길이가 줄어들게 되어 저 전력화를 이룰 수가 있게 된다.
세 번째 셀(70)을 살펴보면 셀 좌측의 LBSj가 온이고 GISO가 오프이므로 광역 비트라인 쌍 01을 통하여 좌측으로 신호가 전달되며, 이것은 도 6에서 셀 데이터가 (i-2)의 비트라인 센스 앰프로 전달됨을 의미한다.
네 번째 셀(80)을 살펴보면 셀 우측의 LBSj가 온이고 GISO가 오프이므로 광역 비트라인 쌍 02를 통하여 우측으로 신호가 전달되며, 이것은 도 6에서 셀 데이터가 (i+1)의 비트라인 센스 앰프로 전달됨을 의미한다. 이때 GISO가 오프이므로 세 번째 셀과 네 번째 셀 사이의 광역 비트라인상에서의 데이터 파이팅은 없게 된다. 또한 GBSj3 신호는 온이므로 신호는 다음 블록으로 넘어가게 되어 도 6에서 (i+1) 비트라인 센스 앰프로 연결됨을 의미한다. 이 방식은 위의 세 번째 셀도 동일하게 된다.
도 7을 살펴보면 비트라인 센스 앰프가 기존의 경우와 달리 네 번째 셀(80)을 살펴보면 셀 우측의 LBSj가 온이고 GISO가 오프이므로 광역 비트라인 쌍 02를 통하여 우측으로 신호가 전달되며, 이것은 도 6에서 셀 데이터가 (i+1)의 비트라인 센스 앰프로 전달됨을 의미한다. 이때 GISO가 오프이므로 세 번째 셀(70)과 네 번째 셀(80) 사이의 광역 비트라인상에서의 데이터 파이팅은 없게 된다.
이와 같은 센스 앰프의 배치 방법을 적용하여 얻을 수 있는 다른 잇점은 칩 크기 감소 효과이다. 칩 크기에서 큰 부분을 차지하는 부분은 비트라인 센스 앰프로써 이는 메모리내에서 반복되는 부분으로써 칩내의 개수가 많으므로 칩 크기에 큰 영향을 미치는 부분이 된다. 비트라인 센스 앰프의 개수는 비트라인당 연결된 셀의 숫자에 의해 결정된다. 다른 표현으로는 워드라인 숫자, 이는 포울디드 비트라인 구조의 경우 비트라인당 연결된 셀의 숫자의 두배에 의해 결정된다.
예를 들어 1기가 디램의 경우룰 살펴보면 1 기가 디램은 32K(K=1024)개의 로우(row) 번지와 32K개의 칼럼번지로 이루어지므로, 만일 1 기가 디램의 구조가 128Mb(8K 로우 번지* 16K 칼럼번지)의 8 블록으로 이루어져있고 각각의 128Mb 블록은 독립된 로우(row) 및 칼럼(column) 주소를 갖고 있다면 1 기가 디램내의 비트라인 센스 앰프 부분은 한 비트라인당 연결되는 셀의 수(로우번지)가 256이면 비트라인 센스 앰프 부분의 수는 8/2*(8*(1024/256)+1))=132개가 된다. 여기서 괄호안의 1은 공유된 센스앰프에서는 에지쪽 센스앰프가 하나더 필요하기 때문이다. 만일 비트라인 센스 앰프에 의한 칩 크기부분을 줄이려고 한다면 비트라인당 셀 수를 늘이면 되는데, 비트라인당 512셀로 확장하면 비트라인 센스 앰프의 수는 8/2*(8*(1024/512)+1))=68로써 거의 절반으로 줄게 된다. 그러나 이 경우 매우 큰 문제를 야기시키게 되는 데 그것은 비트라인 커패시턴스증가로 인한 CB/CS 증가이다. 즉 동일한 셀 커패시턴스를 가정할 때 전하분배후 비트라인에 발생하는 신호가 거의 절반으로 줄어들어 비트라인 센싱시 페일이 발생하게 된다. 따라서 비트라인당 셀 수를 마구 늘이지 못하게 되는데 본 발명을 적용하면 CB/CS증가 없이 칩크기를 줄일 수 있게 된다.
이를 도 6을 이용하여 설명하면, 본 발명에 따른 구조에 따르면 비트라인 커패시턴스는 국소 비트라인 커패시턴스와 광역 비트라인 커패시턴스의 합으로 이루어지고 이들 사이에는 스위칭 트랜지스터가 존재하므로 상대적으로 작은 수의 비트라인당 셀 수를 갖는 로컬 비트라인을 준비하고 (도 6에서 비트라인 센스 앰프사이의 작은 메모리 블록)글로벌 비트라인으로 이들과 비트라인 센스 앰프를 연결하면 된다. 예를들어 도 6의 작은 블록의 비트라인당 셀 수를 256이 아닌 128로 하면 로컬 비트라인 커패시턴스는 절반으로 되고 광역 비트라인 커패시턴스까지 더하더라도 기존 방식의 총 비트라인 커패시턴스 보다는 유사하거나 작게된다. 이는 광역 비트라인이 상대적으로 넓은 피치에 그려져 있어 상호 라인간의 간섭 커패시턴스가 작아져 광역 비트라인 커패시턴스가 작아지기 때문이다.
그러나 위의 경우에 비트라인 센스 앰프사이의 셀 수는 4개의 작은 블록이 있으므로 128*4=512로써 동일한 비트라인 커패시턴스를 기준으로 2배가 되어 칩 크기가 작아지는 잇점이 발생하게 된다.
결론적으로 이야기하면, 본 발명의 센스 앰프 배치 방법에 따르면 작아지는 디자인 룰에 의한 비트라인 센스 앰프문제를 해결할 수있을 뿐 만아니라 칩 크기가 감소한 아키텍쳐의 구현이 가능해 지는 것이다.
한편, 본 발명에서는 앞에서 언급한 센스 앰프 드라이버 배치문제를 종합적으로 해결할 수 있는 비트라인 센스 드라이버 구조를 제안하는 데에도 그 목적이 있다. 이의 실제적인 구현수단을 살펴 보면 우선 비트라인 센스 앰프를 하나 혹은 2 개의 비트라인 쌍마다 위치시키지 않고 다수개의 비트라인 쌍 피치마다 위치시키고, (1) 각 비트라인 센스 앰프마다 독립적으로 P 혹은 N 센스 드라이버 번갈아 가며 위치시키거나 , (2)각 비트라인 센스 앰프마다 P 혹은 N 센스 드라이버 번갈아 가며 위치시키면서 이웃하는 센스 앰프와 공유하거나 ,(3) 각 비트라인 센스 앰프마다 P 혹은 N 센스 드라이버를 모두 위치시키면서 이웃하는 센스 앰프와 공유하는 것으로 구성될 수 있다. 또한 메모리 집적도가 상대적으로 낮아 디자인 룰이 여유가 있는 경우에는 비트라인 센스 앰프를 하나 혹은 2 개의 비트라인 쌍마다 위치시키면서 위의 (1),(2),(3)의 경우를 적용해도 충분한 효과가 있다.
도 8에 국소 비트라인 스위치 및 공유된 센스 드라이버의 배치에 관한 일례를 나타내었다. 본 발명의 비트라인 센스 앰프의 배치방법을 사용하면, 비트라인 센스 앰프를 하나 혹은 2개의 비트라인 쌍마다 위치시키지 않고 다수개의 비트라인쌍 피치마다 위치시킬 수 있게된다.
이때, 각각의 로컬 비트라인 및 글로벌 비트라인에 연결된 트랜지스터 스위치의 바이어스를 도 8에 나타낸 것과 같이 하면 이의 구현이 가능해지며 따라서 비트라인 센스 앰프를 위한 영역이 확대되게 되어 고집적화가 되어 디자인 룰이 작아지는 경우에도 센스 앰프의 크기 확대없이도 센스 드라이버의 배치가 가능해진다. 도 8에 따르면 P N 드라이버는 매 비트라인 센스 앰프용 래치(P N 래치)마다 번갈아 가며 위치하며 이웃하는 비트라인 센스 앰프용 래치와 공유하고 있다. 또다른 센스 드라이버의 배치를 도 9에 나타내었다.
도 9는 본 발명에 따른 센스 드라이버 배치의 여러 가지 실시예를 나타낸 개략도이다. 본 구현에 따르면 각 센스 드라이버는 8 비트라인 쌍의 전하만을 충전과 방전시켜 센싱 스피드를 향상시키고 비트라인 센스 앰프의 영역의 증가도 발생하지 않는 비트라인 센스 앰프아카텍쳐의 구현이 가능해진다.
결론적으로 본 발명의 센스 드라이버 배치에 따르면 비트라인 2 쌍 이상의, 혹은 상대적으로 여유있는 디자인 룰에서는 1 쌍 이나 2 쌍의 피치에 비트라인 센스 앰프를 위치시킬 수 있는 아키텍쳐에서 센스 드라이버를 독립 혹은 공유하는 구조를 적용함으로써 종래의 구조에서 발생하였던 문제들을 해결하고 저 전압 및 고집적 메모리에 적합한 비트라인 센스 앰프의 구현이 가능하게 된다.
본 발명이 상기 실시 예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야의 통상적 지식을 가진 자에 의하여 가능함은 명백하다.
따라서, 본 발명에 따르면 작아지는 디자인 룰에 의한 비트라인 센스 앰프 문제를 해결할 수 있고 센스 앰프 드라이버를 독립 혹은 공유하는 구조를 적용함으로써 저 전압 및 고집적 메모리에 적합할 뿐 만아니라 칩 크기가 감소한 아키텍쳐의 구현이 가능해진다.
Claims (14)
- 다수개의 메모리 셀에 공통으로 연결된 비트라인이 다수개 존재하는 다수개의 셀 어레이블록과, 상기 다수개의 비트라인의 각각에 발생한 신호를 감지하기 위한 소정 개수의 비트라인 센스 앰프가 존재하는 반도체 메모리 장치에 있어서,상기 비트라인과 상기 비트라인 센스 앰프간의 연결이 이웃하는 것들 사이에서 뿐만 아니라, 하나 또는 그이상의 또 다른 셀 어레이 블록을 가로질러 이루어지도록 배치하는 것을 특징으로하는 반도체 메모리 장치의 비트라인 센스 앰프 배치 방법.
- 제1항에 있어서,상기 비트라인과 상기 비트라인 센스 앰프간은 국소 비트라인 스위치 회로를 사용함으로써 원격 위치한 센스 앰프와 비트라인을 연결 시킨 것을 특징으로하는 반도체 메모리 장치의 비트라인 센스 앰프 배치 방법.
- 제1항에 있어서,상기 비트라인과 상기 비트라인 센스 앰프간 연결은 다른 셀 어레이 블록을 가로질러 이루어지는 연결에서는 비트라인과는 다른 도전층으로 이루어지는 것을 특징으로하는 반도체 메모리 장치의 비트라인 센스 앰프 배치 방법.
- 제1항에 있어서,상기 비트라인 센스 앰프가 상기 셀 어레이 블록 사이에 위치하며 상기 비트라인과 상기 비트라인 센스 앰프 사이의 연결이 하나 또는 그 이상의 또 다른 셀 어레이 블록을 가로질러 이루어지는 것이 최소한 하나 또는 그 이상 존재하는 것을 특징으로하는 반도체 메모리 장치의 비트라인 센스 앰프 배치 방법.
- 제1항에 있어서,상기 셀 어레이 블록은 다수개의 셀 어레이 블록군으로 나뉘어져 비트라인 센스 앰프가 상기의 셀 어레이 블록군 사이에 위치하며 비트라인과 비트 라인 센스 앰프 사이의 연결이 하나 또는 그 이상의 또 다른 셀 어레이군을 가로질러 이루어지도록 구성한 것을 특징으로하는 반도체 메모리 장치의 비트라인 센스 앰프 배치 방법.
- 제1항에 있어서,상기 다수개의 비트라인 센스 앰프는 3 개이상의 비트라인 혹은 비트라인 쌍의 피치에 위치된 것을 특징으로하는 반도체 메모리 장치의 비트라인 센스 앰프 배치 방법.
- 다수개의 비트라인 센스 앰프의 동작을 제어하는 센스 드라이버는 이웃하는 비트라인 센스 앰프 사이에서 공유되도록 배치한 것을 특징으로하는 반도체 메모리 장치의 센스 드라이버 배치 방법.
- 제7항에 있어서,상기 드라이버는 하나 또는 그 이상의 비트라인 혹은 비트라인 쌍의 피치에 각각 다른 비트라인을 입력으로하는 비트라인 센스 앰프가 위치할 때 상기의 센스 앰프를 통하여 비트라인을 프리챠아지시 보다 높은 레벨로 상승시키기 위한 전원 공급원과 연결되며 센스 앰프 동작을 제어하기 위한 제1 드라이버 및 상기 센스 앰프를 통하여 비트라인을 프리챠아지시 보다 낮은 레벨로 하강시키기 위한 접지 공급원과 연결되며 센스 앰프 동작을 제어하기 위한 제2 드라이버로 구성되어 둘 또는 그 이상의 비트라인 센스 앰프 마다 위치하여 연결된 것을 특징으로하는 반도체 메모리 장치의 센스 드라이버 배치 방법.
- 제8항에 있어서,상기 제1 드라이버와 제2 드라이버는 번갈아 가며 위치한 것을 특징으로하는 반도체 메모리 장치의 센스 드라이버 배치 방법.
- 제8항에 있어서,상기 제1 드라이버와 제2 드라이버는 어떤 규칙을 갖고 번갈아 가며 위치한 것을 특징으로하는 반도체 메모리 장치의 센스 드라이버 배치 방법.
- 제8항에 있어서,상기 제1 드라이버와 제2 드라이버는 일정한 규칙 없이 위치한 것을 특징으로하는 반도체 메모리 장치의 센스 드라이버 배치 방법.
- 제7항에 있어서,상기 드라이버는 하나 또는 그 이상의 비트라인 혹은 비트라인 쌍의 피치에 각각 다른 비트라인을 입력으로하는 비트라인 센스 앰프가 위치할 때 상기의 센스 앰프를 통하여 비트라인을 프리챠아지시 보다 높은 레벨로 상승시키기 위한 전원 공급원과 연결되며 센스 앰프 동작을 제어하기 위한 제1 드라이버 및 상기 센스 앰프를 통하여 비트라인을 프리챠아지시 보다 낮은 레벨로 하강시키기 위한 접지 공급원과 연결되며 센스 앰프 동작을 제어하기 위한 제2 드라이버로 구성되어 매 센스 앰프마다 번갈아 위치하여 연결된 것을 특징으로하는 반도체 메모리 장치의 센스 드라이버 배치 방법.
- 제12항에 있어서,상기 제1 드라이버와 제2 드라이버는 매 센스 앰프 마다 일정한 규칙을 갖고 번갈아 가며 위치한 것을 특징으로하는 반도체 메모리 장치의 센스 드라이버 배치 방법.
- 제12항에 있어서,상기 제1 드라이버와 제2 드라이버는 매 센스 앰프 마다 일정한 규칙 없이 위치한 것을 특징으로하는 반도체 메모리 장치의 센스 드라이버 배치 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960058498A KR100200760B1 (ko) | 1996-11-27 | 1996-11-27 | 비트라인 센스 앰프 및 센스 드라이버 배치방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960058498A KR100200760B1 (ko) | 1996-11-27 | 1996-11-27 | 비트라인 센스 앰프 및 센스 드라이버 배치방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980039474A KR19980039474A (ko) | 1998-08-17 |
| KR100200760B1 true KR100200760B1 (ko) | 1999-06-15 |
Family
ID=19484025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960058498A KR100200760B1 (ko) | 1996-11-27 | 1996-11-27 | 비트라인 센스 앰프 및 센스 드라이버 배치방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100200760B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7403443B2 (en) | 2005-07-18 | 2008-07-22 | Samsung Electronics Co., Ltd. | Layout for distributed sense amplifier driver in memory device |
| US7948785B2 (en) | 2007-11-19 | 2011-05-24 | Samsung Electronics Co., Ltd. | Semiconductor devices having sense amplifiers and electronic systems employing the same |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100598167B1 (ko) | 2004-02-05 | 2006-07-10 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 센스앰프의 접속방법 |
| KR100680395B1 (ko) * | 2005-06-30 | 2007-02-08 | 주식회사 하이닉스반도체 | 센스앰프 및 이를 포함하는 반도체 소자 |
-
1996
- 1996-11-27 KR KR1019960058498A patent/KR100200760B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7403443B2 (en) | 2005-07-18 | 2008-07-22 | Samsung Electronics Co., Ltd. | Layout for distributed sense amplifier driver in memory device |
| US7948785B2 (en) | 2007-11-19 | 2011-05-24 | Samsung Electronics Co., Ltd. | Semiconductor devices having sense amplifiers and electronic systems employing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980039474A (ko) | 1998-08-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6066870A (en) | Single digit line with cell contact interconnect | |
| US7002866B2 (en) | Semiconductor memory device | |
| EP0600692B1 (en) | Virtual ground read only memory circuit | |
| US8102689B2 (en) | Semiconductor memory device having dummy sense amplifiers and methods of utilizing the same | |
| US5636158A (en) | Irregular pitch layout for a semiconductor memory device | |
| US6034879A (en) | Twisted line techniques for multi-gigabit dynamic random access memories | |
| US6545933B2 (en) | Semiconductor memory | |
| US7038925B1 (en) | Static semiconductor memory device having T-type bit line structure | |
| US5097440A (en) | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement | |
| JPH02166690A (ja) | 半導体記憶装置 | |
| JPH0562461A (ja) | 半導体記憶装置 | |
| US4739497A (en) | Semiconductor memory | |
| US6392942B2 (en) | Semiconductor memory device having a multi-layer interconnection structure suitable for merging with logic | |
| US5966340A (en) | Semiconductor memory device having hierarchical word line structure | |
| US4418399A (en) | Semiconductor memory system | |
| US5831912A (en) | Semiconductor memory having space-efficient layout | |
| JPH0783060B2 (ja) | 半導体メモリ装置のワードライン配列方法 | |
| KR100200760B1 (ko) | 비트라인 센스 앰프 및 센스 드라이버 배치방법 | |
| US5535153A (en) | Semiconductor device | |
| US5222038A (en) | Dynamic random access memory with enhanced sense-amplifier circuit | |
| JP3281304B2 (ja) | 半導体集積回路装置 | |
| US5420816A (en) | Semiconductor memory apparatus with configured word lines to reduce noise | |
| US5184321A (en) | Semiconductor memory device comprising a plurality of memory arrays with improved peripheral circuit location and interconnection arrangement | |
| US6430076B1 (en) | Multi-level signal lines with vertical twists | |
| KR890003372B1 (ko) | 다이나믹 랜덤 액세스 메모리 어레이 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100216 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |