JPH02166690A

JPH02166690A - 半導体記憶装置

Info

Publication number: JPH02166690A
Application number: JP63322527A
Authority: JP
Inventors: Kenichi Yasuda; 憲一安田; Kazutami Arimoto; 和民有本
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-12-20
Filing date: 1988-12-20
Publication date: 1990-06-27
Anticipated expiration: 2010-08-09
Also published as: DE3941926C2; US5058058A; JPH0775116B2; DE3941926A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、一般に半導体記憶装置に関し、特に、その
センスアンプ手段の配置に関するものである。

［従来の技術］第１２図は、一般に知られる、従来のダイナミック−ラ
ンダム争アクセスφメモリ（以下、ＤＲＡＭと称する）
の構成の一例を示すブロック図である。第１２図を参照
して、このＤＲＡＭは、データ信号をストアするための
メモリセルをマトリクス状に複数個、備えたメモリセル
アレイ５０８と、メモリセルを選択するためのアドレス
信号を受けるアドレスバッファ５０４と、アドレス信号
をデコードするロウデコーダ５０５およびコラムデコー
ダ５０６と、メモリセルアレイ５０ｇに接続され、メモ
リセルにストアされた信号を増幅して読出すセンスアン
プ６０３とを含む。データ信号を入力するための入力バ
ッファ５０９およびデータ信号を出力するための出力バ
ッファ６００は、Ｉ１０ゲート５０７を介してメモリセ
ルアレイ５０８に接続される。

アドレスバッファ５０４は、外部アドレス信号ｅｘｔ、
ＡｏないしＡ９またはリフレッシュカウンタ５０３によ
り発生された内部アドレス信号ＱＯないしＱ８を受ける
ように接続される。リフレッシュコントローラ５０２は
、クロックジェネレータ５０１に与えられたＲＡＳおよ
びＣＡＳ信号のタイミングに応答してリフレッシュカウ
ンタ５０３を駆動する。

第１３Ａ図は、第１２図に示されたＤＲＡＭのメモリセ
ルアレイ５０８の周辺回路を示す回路図である。また、
第１３８ＪＺは、その動作を説明するためのタイミング
チャートである。

第１３Ａ図を参照して、メモリセル行列５０８ａにおい
ては、ビット線ＢＬｊおよびワード線ＷＬｉとの交差点
にメモリセルＭｉｊが配置され、接続される。メモリセ
ルＭｉｊは、データ信号ヲストアするためのキャパシタ
Ｃｓと、スイッチングのためのＮチャネルＭＯＳトラン
ジスタＴｒｓとを含む。センスアンプ６０３は、ビット
線ＢＬｊおよびＢＬｊとの間に接続されたクロスカップ
ル型のセンスアンプを含む。このセンスアンプ６０３は
、ＮチャネルＭＯＳトランジスタＴｒｌｊおよびＴｒ２
ｊにより構成されたＮチャネルセンスアンプを含む。こ
のＮチャネルセンスアンプは、ＮチャネルＭＯＳ）ラン
ジスタＴｒ３を介して接地に接続される。このトランジ
スタＴｒ３は、そのゲートがセンストリガ信号φＳＥを
受けるように接続される。

次に、第１３Ａ図および第１３Ｂ図を参照して、ＤＲＡ
Ｍの読出動作および書込動作について説明する。

その動作原理は、まず、メモリセルがアクセスされない
間は、φＰが高電位であり、ビット線ＢＬｊおよびＢＬ
ｊをともに等しい高電位（Ｖｃｃ）に保持すると同時に
、ダミーセル５０８ｂが接地電位に保たれる。読出しは
、φＰの電位が下がった後、ロウアドレスデコーダ５０
５により選ばれたワード線ＷＬｉの電位が上がり、メモ
リセルのデータがビット線ＢＬｊに読出される。具体的
には、メモリセルのデータが高電位であれば、ビット線
ＢＬｊの電位は変化せず、低電位であればビット線ＢＬ
ｊからメモリセルに電荷が流れ込み、ビット線ＢＬｊの
電位がわずかに下がる。一方、ワード１３１ＷＬｉの電
位と同時に、反対側のビット線Ｗτ丁のダミーワード線
「Ｗの電位が上がり、ダミーセル５０８ｂのデータがビ
ット線１τ了に読出される。ダミーセル５０８ｂには、
メモリセルの約半分の大きさのキャパシタに接地電位が
取込められているため、ビット線ＢＬｊの電位が必ず、
わずかに下がり、その低下量は低電位のメモリセルを読
んだ場合の約半分となる。

この結果、この段階で、ビット線ＢＬｊおよびＢＬｊと
の間には、わずかな電位差が生じ、メモリセルのデータ
が高電位であれば、メモリセル側のビット線ＢＬｊの電
位が高く、メモリセルのデータが低電位であれば、ダミ
ーセル５０８ｂ側のビット線ＢＬｊの電位が高いという
状況となる。

両者の電位差がわずかであるのは、１本のビット線に多
数のメモリセルが接続されるので寄生容量が大きくなる
ためである。次いで、φＳＥの電位を上げてセンスアン
プ６０３を動作させ、この電位差を拡大する。高電位側
のビット線の電位はほとんど変わらないままに低電位側
の電位を接地まで下げることができる。さらに、アクテ
ィブプルアップ回路６０１を動作させて、わずかに低下
した高電位側のビット線を十分な高電位まで押上げる。

このようにして、当初メモリセルに格納された高電位な
いし低電位が、そのメモリセルに接続されたビット線に
再現される。

その後、コラムアドレスデコーダ５０６によって選ばれ
たコラムセレクト線Ｃ３Ｌｊの電位を上げると、Ｉｌｏ
、Ｉ１０線とビット線とが結ばれているので、選ばれた
メモリセルのデータを外に読出すことができ、選ばれな
いビット線では、ワード線の電位を下げるときに、ビッ
ト線に再現されて増幅されたデータを再度同一のメモリ
セルに格納することができる。データの書込動作は、よ
り簡単であり、ロウアドレスデコーダ５０５およびコラ
ムアドレスデコーダ５０６により選ばれたメモリセルに
属するワード線およびＣ３Ｌ　ｊの電位を上げておき、
Ｉｌｏ、Ｉ１０線からビット線ＢＬｊおよびＢＬｊに書
込みデータの電位を印加した後、ワード線ＷＬｉの電位
を下げることによってメモリセル内にデータが取込まれ
る。

近年、上述のように構成されるＤＲＡＭにおいては、メ
モリセルアレイの高密度化に伴い、センスアンプの配置
間隔と、そのセンスアンプに対応して接続されるメモリ
セルの配置間隔との整合をとることが困難になってきて
いる。従来のＤＲＡＭのメモリセルアレイ構成は、セン
スアンプに接続されるビット線対の配置の違いにより、
オーブンビット線構成と折返しビット線構成に大別され
る。

第１４図はＤＲＡＭにおけるビット線のレイアウト方式
の一種としてオーブンビット線構成を概念的に示す平面
図である。第１４図を参照して、１つのセンスアンプＳ
Ａｊに接続される１対のビット線ＢＬｊ、ＢＬｊがその
センスアンプを挾んで対向配置されている。オーブンビ
ット線構成によれば、各メモリセルＭｉｊは、ワード線
ＷＬＬとビット線ＢＬｊ、ＢＬｊの各交点に１個ずつ配
置される。そのため、レイアウトの効率の上では、オー
ブンビット線構成はメモリセルの高密度化には適してい
る。しかしながら、１本のビット線に対して１個のセン
スアンプＳＡｊが対応するように配置されるので、セン
スアンプの配置間隔（ピッチ）はビット線間隔に支配さ
れる。すなわち、センスアンプは１メモリセルピツチ内
に配置される必要上、センスアンプのピッチの緩和は不
可能であり、オーブンビット線構成はセンスアンプの設
計レイアウト上不利である。

第１５図はＤＲＡＭにおけるビット線のレイアウト方式
の一種として折返しビット線構成を概念的に示す平面図
である。第１５図を参照して、１つのセンスアンプＳＡ
ｊに接続される１対のビット線ＢＬｊおよびＢＬｊが平
行に配置されている。

この折返しビット線構成によれば、ビット線対を構成す
る２本のビット線が近接しているので、加工によるばら
つき、電気的なノイズなどの影響を受けに＜＜、ビット
線のバランスやセンスアンプの感度の面から、第１４図
に示されるオーブンビット線構成に比べて有利である。

また、折返しビット線構成によれば、センスアンプの片
側に配置されたメモリセルアレイに隣り合う２本のビッ
ト線からなるビット線対が配置されるため、センスアン
プの配置間隔（ピッチ）は２メモリセルピツチに緩和さ
れ得る。すなわち、オーブンビット線構成に比べて、折
返しビット線構成はセンスアンプの設計レイアウト上、
比較的有利な構成である。

しかしながら、第１５図に示すように、折返しビット線
構成によれば、通過ワード線の処理等の設計レイアウト
の制限により、ワード線ＷＬｉとビット線ＢＬｊ、ＢＬ
ｊのすべての交点にメモリセルＭｉｊを配置することは
できない。そのため、メモリセルアレイの高密度化、す
なわちメモリセルアレイ領域の面積の縮小が十分に図ら
れない。

そこで、上記のような問題点、すなわち、メモリセルア
レイ領域の面積の縮小とセンスアンプのピッチの緩和と
の両者が可能なビット線のレイアウト方式として、擬似
折返しビット線構成と呼ばれるものが提案されている。

この擬似折返しビット線構成は、たとえば、米国特許箱
４，４７６゜５４７号、昭和６１年度電子通信学会総合
全国大会講演論文集分冊２．ｐ、２５６〜２５７に開示
されている。

第１６図は擬似折返しビット線構成を概念的に示す平面
図である。この擬似折返しビット線構成によれば、ビッ
ト線ＢＬｊ、ＢＬｊとワード線ＷＬｉの各交点にメモリ
セルＭｉｊが、オーブンビット線構成と同様に配置され
る。メモリセルアレイはワード線方向に沿って複数個の
サブアレイ、すなわち、第１６図において点線で区分さ
れる部分に分割されている。第１６図に示される例にお
いては、１つのサブアレイにはワード線方向に４個のメ
モリセルを含む。隣接するサブアレイにおいては、各メ
モリセルがメモリセルピッチの半分ずつずらして配置さ
れている。また、ビット線は、折返しビット線構成と同
様にセンスアンプの片側に接続されてビット線対を構成
している。ところが、折返しビット線構成と異なる点は
、互いに異なるサブアレイに属する２本のビット線によ
ってビット線対が構成されることである。第１６図にお
いては、各サブアレイは４本のビット線からなる。上側
のサブアレイに属するビット線ＢＬＩ〜ＢＬ４はそれぞ
れ、センスアンプＳＡＩ〜ＳＡ４に接続される。下側の
サブアレイに属するビット線ＢＬＩ〜ＢＬ４は、それぞ
れ、センスアンプＳＡ１〜ＳＡ４に接続される。このよ
うに、各々のセンスアンプには、互いに異なる２つのサ
ブアレイに属する２本のビット線が接続される。この構
成によれば、センスアンプのピッチは折返しビット線構
成と同様に２メモリセルピツチに緩和された設計レイア
ウトをとることができるとともに、メモリセルアレイの
密度はオーブンビット線構成と同程度の高い密度にする
ことが可能である。

［発明が解決しようとする課題］しかしながら、従来から提案されているオーブンビット
線構成、折返しビット線構成、および擬似折返しビット
線構成のいずれのビット線のレイアウト方式を採用して
も、センスアンプの配置はビット線の間隔、すなわち、
メモリセルピッチに制約される。折返しビット線構成ま
たは擬似折返しビット線構成を採用したとしても、セン
スアンプの設計レイアウトにおいて、センスアンプ間の
間隔は２メモリセルピツチ以上には緩和され得ない。そ
のため、メモリセルアレイ領域のレイアウトからの制約
を受けずに、センスアンプに接続される周辺回路の所望
の特性に応じたセンスアンプ回路の設計を行なうことは
困難であった。また、従来のセンスアンプは、メモリセ
ルアレイを構成するビット線の間隔に応じて、ビット線
の延びる方向に１個ずつ、配置されるため、センスアン
プ回路が形成される領域が占める平面積を小さくするこ
とは困難であった。

一方、第１７図は特開昭６１−２２７２９２号公報に開
示された先行技術例のセンスアンプの配置を概念的に示
す平面図である。この図によれば、ビット線の延びる方
向にセンスアンプが複数個、並んで配置されている。し
かしながら、メモリセルアレイ領域から離れた領域にセ
ンスアンプが配置されるに従って、そのセンスアンプに
接続されるビット線の間隔は大きくなるように形成され
ている。そのため、異なるセンスアンプに接続されるビ
ット線対のビット線間隔を同一にすることはできないの
で、すべてのビット線対について近接した２本のビット
線からなるビット線対を形成することができない。した
がって、この図に示されたビット線構成は電気的なノイ
ズ等の影響を受けやすい構成となっている。また、セン
スアンプに接続されるようにビット線を形成するのに要
する配線領域が大きくなる。

そこで、この発明は上記のような問題点を解消するため
になされたもので、メモリセルアレイ領域を構成するビ
ット線の間隔と無関係にセンスアンプを配置することが
できるとともに、そのセンスアンプ回路が形成される領
域が占める平面積を小さくすることが可能な半導体記憶
装置を提供することを目的とする。

［課題を解決するための手段］この発明に従った半導体記憶装置は、半導体基板と、複
数本のビット線と複数本のワード線と、メモリセルアレ
イ領域と、センスアンプとを備えている。半導体基板は
主表面を有する。複数本のビット線と複数本のワード線
は、半導体基板の主表面の上で互いに交差している。ビ
ット線は、互いに同じ方向に延びる第１のビット線と第
２のビット線とからなるビット線対が複数個、配されて
、形成されている。メモリセルアレイ領域は、ビット線
とワード線の交差点に配置された複数個のメモリセルか
らなる。センスアンプは、メモリセルアレイ領域から延
びるビット線対に接続され、ビット線対の電圧差を感知
し、増幅するために複数個、備えられている。このセン
スアンプは、ビット線対の延びる方向に沿って複数個、
並ぶように配されている。センスアンプに接続されるビ
ット線対を構成する第１のビット線および第２のビット
線の少なくともいずれかは、そのセンスアンプからみて
メモリセルアレイ領域側に存在する他のセンスアンプと
交差するように配されている。

また、センスアンプは電界効果トランジスタを含む。そ
の電界効果トランジスタを構成するゲートの幅方向はビ
ット線の延びる方向と交差するように、電界効果トラン
ジスタが配置されている。

［作用］この発明においては、ビット線の延びる方向に沿って複
数個、センスアンプが並ぶように配置されている。この
センスアンプに接続されるビット線のいくつかは、その
ビット線と接続されないセンスアンプと交差するように
配されている。すなわち、複数個のビット線対にまたが
るように１つのセンスアンプ回路が形成され得る。その
ため、各ビット線対あるいは各ビット線の間隔に対応し
てセンスアンプを配置する必要はない。したがって、ビ
ット線の間隔と無関係にセンスアンプのレイアウトが設
計され得る。その結果、ビット線の間隔、言い換えれば
メモリセルアレイ領域のメモリセルピッチに支配されず
に、センスアンプに接続される周辺回路に応じた所望の
特性を有するセンスアンプ回路が設計され得る。

また、センスアンプに含まれる電界効果トランジスタを
構成するゲートと、ビット線の延びる方向とを交差する
ようにセンスアンプ回路のレイアウトを設計することに
より、センスアンプ回路の占める平面積を小さくするこ
とが可能になる。

［実施ｆｌ）］第１図はこの発明に従ったセンスアンプの配置をオーブ
ンビット線構成に適用した場合のレイアウトを概念的に
示す平面図である。この図によれば、ビット線の延びる
方向に沿って４個のセンスアンプが並ぶように配置され
ている。これらの４個のセンスアンプの両側にはメモリ
セルアレイ領域が配されている。ビット線ＢＬｊ、ＢＬ
ｊとワード線ＷＬｉの各交点にはメモリセルＭｌｊが１
個ずつ配置されている。今、センスアンプＳＡＩに着目
すると、ビット線ＢＬＩはメモリセルアレイ領域側から
直接、センスアンプＳＡＩに接続され、ビット線ＢＬＩ
はセンスアンプＳＡ４．ＳＡ３、ＳＡ２と交差して延び
、センスアンプＳＡＩに接続されている。また、センス
アンプＳＡ２に着目すると、ビット線ＢＬ２はセンスア
ンプＳＡ１に交差して延び、センスアンプＳＡ２に接続
され、ビット線ＢＬ２はセンスアンプＳＡ４．ＳＡ３に
交差して延び、センスアンプＳＡ２に接続されている。

センスアンプＳＡ３およびＳＡ４についても同様に、ビ
ット線ＢＬ３およびＢＬ３、ＢＬ４およびＢＬ４が、そ
れぞれ、センスアンプＳへ３、ＳＡ４に接続されている
。

第２図はこの発明に従ったセンスアンプの配置を折返し
ビット線構成に適用した場合のレイアウトを概念的に示
す平面図である。この図によれば、４個のセンスアンプ
ＳＡＩ、ＳＡ２．ＳＡ３．ＳＡ４がビット線の延びる方
向に沿って並んで配置されている。ビット線ＢＬｊ、Ｂ
Ｌｊとワード線ＷＬｉとの交点には、通過ワード線の処
理等のレイアウト上の制限を受けて１つおきにメモリセ
ルＭｌｊが配置されている。メモリセルアレイ領域から
延びるビット線は各センスアンプＳＡＩ、ＳＡ２．ＳＡ
３．ＳＡ４の片側に接続される。今、センスアンプＳＡ
Ｉに着目すると、ビット線対ＢＬ１およびＢＬＩがメモ
リセルアレイ領域から延び、センスアンプＳＡＩに接続
される。ビット線対ＢＬ２およびＢＬ２はセンスアンプ
ＳＡＩと交差して延び、センスアンプＳＡ２に接続され
る。

ビット線ＢＬ３およびＢＬ３は、センスアンプＳＡ１お
よびＳＡ２に交差して延び、センスアンプＳＡ３に接続
される。ビット線ＢＬ４およびＢＬ正はセンスアンプＳ
ＡＩ、ＳＡ２．ＳＡ３に交差して延び、センスアンプＳ
Ａ４に接続されている。

第３図はこの発明に従ったセンスアンプの配置を擬似折
返しビット線構成に適用した場合のレイアウトを概念的
に示す平面図である。この図によれば、ビット線の延び
る方向に４個のセンスアンプＳＡＩ、ＳＡ２．ＳＡ３．
ＳＡ４が並んで配置されている。各センスアンプの片側
にビット線が接続されている。点線で区分される異なる
サブアレイからビット線が１本ずつ延び、ビット線対を
構成し、各センスアンプに接続されている。各サブアレ
イ内では、メモリセルＭｉｊをメモリセルピッチの半分
ずつずらして、ワード線ＷＬｉとビット線ＢＬｊ、ＢＬ
ｊとの各交点に配置されている。今、センスアンプＳＡ
Ｉに着目すると、ビット線ＢＬＩおよび「τ了はメモリ
セルアレイ領域から延び、センスアンプＳＡＩに接続さ
れる。センスアンプＳＡ２に接続されるビット線ＢＬ２
およびＢＬ２は、センスアンプＳＡＩと交差している。

また、ビット線ＢＬ３およびＢＬ３はセンスアンプＳＡ
１およびＳＡ２と交差して延び、センスアンプＳＡ３に
接続されている。センスアンプＳＡ４に接続されるビッ
ト線ＢＬ４およびＢＬ４はセンスアンプＳＡＩ、ＳＡ２
．ＳＡ３と交差して延び、センスアンプＳＡ４に接続さ
れている。

このようにして各センスアンプに接続される各ビット線
対の間隔は同一である。

以上、第１図、第２図および第３図に示されるように、
ビット線の延びる方向に沿ってセンスアンプを並んで配
置し、センスアンプに接続されるビット線が他のセンス
アンプを交差して延びるように配置することによって、
センスアンプの配置はビット線の間隔と無関係に行なわ
れる。なお、第１図、第２図および第３図に示された例
によれば、センスアンプがビット線の延びる方向に４個
、並んで配置されているので、センスアンプのワード線
に延びる方向のピッチは、４メモリセルピッチ分に相当
しているが、これに限定されることはない。すなわち、
センスアンプがビット線の延びる方向に沿って並べられ
る数は、全体のレイアウト設計に従うものであり、ワー
ド線方向に沿ったセンスアンプのピッチはメモリセルピ
ッチと無関係である。したがって、センスアンプ回路は
、メモリセルピッチと無関係に、接続される周辺回路の
所望の特性に応じてそのレイアウトが設計され得る。

また、第３図において示された擬似折返しビット線構成
に適用した場合のレイアウトによれば、第１６図に示さ
れた従来の擬似折返しビット線構成のレイアウトと異な
り、互いに離れた２本のビット線を１つのセンスアンプ
に接続してビット線対を構成する場合において、ビット
線を交差させることなしにビット線とセンスアンプが接
続され得る。そのため、ビット線の配列が簡略化される
とともに、ビット線の交差部分に要する面積が削減され
得る。

第４図は、第１図〜第３図に示された各センスアンプＳ
Ａｊの等価回路の一例を示す回路図である。この例では
、センスアンプＳＡｊは、ビット線ＢＬｊおよびＢＬｊ
との間に接続されるクロスカップル型のセンスアンプを
含んでいる。、このセンスアンプは、ＮチャネルＭＯ３
）ランジスタＴｒｌｊおよびＴｒ２ｊより構成されたＮ
チャネルセンスアンプを含む。このセンスアンプは、Ｎ
チャネルＭＯＳトランジスタＴｒ３を介して接地に接続
されている。このトランジスタＴｒ３は、そのゲートが
センストリガ信号φＳＥを受けるように接続されている
。

第４図に示されるようなＮチャネルセンスアンプを用い
て第１図、第２図および第３図に示されたそれぞれのセ
ンスアンプとビット線とのレイアウトを構成した場合の
センスアンプの具体的な平面的構造について説明する。

第５図、第６図はオーブンビット線構成に本発明を適用
した場合のセンスアンプの平面的な構造を示す平面図で
ある。

第７図、第８図は折返しビット線構成に本発明を適用し
た場合のセンスアンプの平面的な構造を示す平面図であ
る。さらに、第９図は擬似折返しビット線構成に本発明
を適用した場合のセンスアンプの平面的な構造を示す平
面図である。第１０図は第９図のＸ−Ｘ線における断面
を示し、第１１図は第９図におけるＸ　Ｉ　−Ｘ　Ｘ線
における断面を示している。なお、第５図〜第１１図に
おいて示される参照数字は、第４図のＮチャネルセンス
アンプの各部分を示す参照符号において、ｊ−１゜２．
３．４とした場合に対応している。したがって、各図に
おいて４個のセンスアンプＳＡＩ、　　ＳＡ２．ＳＡ３
．ＳＡ４と、４対のビット線対ＢＬ１、ＢＬＩ、ＢＬ２
．ＢＬ２．ＢＬ３．ＢＬ３゜ＢＬ４．ＢＬ４とに特に着
目して説明がなされる。

まず、第４図、第５図および第６図を参照して、オーブ
ンビット線構成に本発明を適用した場合のセンスアンプ
とビット線の平面的な構造について説明する。ビット線
ＢＬＩおよびＢＬＩが接続されるセンスアンプＳＡＩは
、２つのＮチャネルＭＯＳトランジスタＴｒｌｌおよび
Ｔ「２１を含む。

トランジスタＴｒ１１は、ソースまたはドレイン領域と
なるＮ＋拡散層５１．７１と、その上方に形成されたゲ
ート１０１とから構成される。ＮチャネルＭＯＳトラン
ジスタＴｒ２１は、ソースまたはドレイン領域となるＮ
十拡散層６１．８１と、その上方に形成されたゲート２
０１とから構成される。ゲートは第１多結晶シリコン層
から形成されている。ビット線ＢＬ１はコンタクト１１
を介してＮ＋拡散層５１に接続されている。また、ビッ
ト線ＢＬＩはコンタクト３１を介してゲート２０１に接
続されている。一方、ビット線ＢＬＩはコンタクト２１
を介してＮ＋拡散層６１に接続されている。さらに、ビ
ット線ＢＬ１はコンタクト４１を介してゲート１０１に
接続されている。Ｎ“拡散層７１．８１はコンタクト９
１を介してアルミニウム配線層３０に接続されている。

次に、ビット線ＢＬ２およびＢＬ２が接続されるセンス
アンプＳＡ２は、２つのＮチャネルＭＯＳトランジスタ
Ｔ「１２およびＴｒ２２を含む。

トランジスタＴｒ１２は、ソースまたはドレイン領域と
なるべきＮ＋拡散層５２．７２と、その上方に形成され
たゲート１０２とから構成される。

トランジスタＴｒ２２は、ソースまたはドレイン領域と
なるべきＮ＋拡散層６２．８２と、その上方に形成され
たゲート２０２とから構成される。

ビット線ＢＬ２はコンタクト１２を介してＮ＋拡散層５
２に接続される。また、ビット線ＢＬ２はコンタクト３
２を介してゲート２０２に接続される。一方、ビット線
ＢＬ２はコンタクト２２を介してＮ＋拡散層６２に接続
される。さらに、ビット線ＢＬ２はコンタクト４２を介
してゲート１０２に接続される。

同様にして、ビット線ＢＬ３およびＢＬ３、ＢＬ４およ
びＢＬ４がそれぞれ接続されるセンスアンプＳＡ３．Ｓ
Ａ４も同様に構成される。

このようにして配置されるセンスアンプの平面的な構造
においては、各センスアンプに含まれるＮチャネルＭＯ
Ｓトランジスタを構成するゲートの幅方向は、ビット線
の延びる方向と交差するようになっている。第５図およ
び第６図に示すように、たとえば、ビット線ＢＬＩはゲ
ート１０１の幅方向、すなわち、チャネル幅方向と交差
するように延びている。また、ビット線ＢＬＩは、ビッ
ト線ＢＬＩが接続されないセンスアンプＳＡ２゜ＳＡ３
のそれぞれを構成するゲート２０２．２０３とも交差し
ている。このように各センスアンプを構成するゲートの
幅方向と、ビット線の延びる方向とを交差させるように
、センスアンプを構成するＮチャネルＭＯＳ）ランジス
タが配置されることによって、センスアンプが形成され
る領域の平面積を小さくすることが可能になる。すなわ
ち、センスアンプに含まれるＮチャネルＭＯＳ）ランジ
スタを構成するＮ＋拡散層が、複数個のＮチャネルＭＯ
Ｓトランジスタに共有されることができるため、センス
アンプの形成領域を小面積化することが可能になる。こ
のことは、第６図においてＮ＋拡散層７１および７２．
７３および７４がそれぞれ、共有化されたＮ＋拡散層と
して形成されていることから理解される。

なお、第５図においてビット線と直交する方向に延びる
ようにコラムデコーダ５０６およびＩ１０ゲート５０７
が形成されている。また、第６図において示される平面
的な構造は、第５図をより詳細に示すために、コラムデ
コーダ５０６およびＩ１０ゲート５０７の左側の部分の
みについて描かれている。

次に、第４図、第７図および第８図を参照して、本発明
のセンスアンプ配置が折返しビット線構成に適用された
場合の具体的な平面構造について説明する。なお、第８
図は、より詳細に示すために、第７図の一部分のみが描
かれている。ビット線ＢＬ１およびＢＬＩが接続される
センスアンプＳＡ１はＮチャネルＭＯＳ）ランジスタＴ
ｒ１１およびＴｒ２１を含む。ＮチャネルＭＯＳ）ラン
ジスタＴ「１１は、ソースまたはドレイン領域となるべ
きＮ十拡散層５１．７１と、その上方に形成されたゲー
ト１０１とから構成される。ＮチャネルＭＯＳ）ランジ
スタＴ「２１は、ソースまたはドレイン領域となるべき
Ｎ＋拡散層６１．８１と、その上方に形成されたゲート
２０１とから構成される。ビット線ＢＬＩはコンタクト
１１を介してＮ＋拡散層５１に接続され、コンタクト３
１を介してゲート２０１に接続されている。また、ビッ
ト線ＢＬＩはコンタクト２１を介してＮ＋拡散層６１に
接続され、コンタクト４１を介してゲート１０１に接続
されている。なお、ゲートは第１多結晶シリコン層から
形成され、ビット線はその上方に形成された第２多結晶
シリコン層からなる。

Ｎ十拡散層７１およびび８１はコンタクト９１を介して
アルミニウム配線層３０に接続されている。

以下、同様にして、ビット線ＢＬ２および１τ２、ＢＬ
３およびＢＬ３、ＢＬ４およびＢＬ４がそれぞれ接続さ
れるセンスアンプＳＡ２．ＳＡ３゜ＳＡ４も構成されて
いる。

今、第７図においてビット線ＢＬ２に着目すると、その
ビット線が接続されないセンスアンプＳＡ１、ＳＡ３．
ＳＡ４のそれぞれを構成するゲート２０１，１０３，１
０４と直交するようにビット線ＢＬ２は延びている。言
い換えれば、各センスアンプを構成するゲートの幅方向
はビット線の延びる方向と直交するようになっている。

これによって、各センスアンプを構成するＮチャネルＭ
ＯＳ）ランジスタのＮ＋拡散層が共有化される。

そのため、センスアンプの形成部分の小面積化が図られ
ている。

さらに、第４図および第９図を参照して、この発明に従
ったセンスアンプの配置が擬似折返しビット線構成に適
用した場合のセンスアンプの平面的な構造について説明
する。ビット線ＢＬＩおよびＢＬｌが接続されるセンス
アンプＳＡＩは、ＮチャネルＭＯＳ）ランジスタＴｒｌ
ｌおよびＴｒ２１を含む。トランジスタＴｒｌｌは、ソ
ースまたはドレイン領域となるべきＮ＋拡散層５１，７
１と、その上に形成されたゲート１０１とから構成され
る。トランジスタＴｒ２１は、ソースまたはドレイン領
域となるべきＮ＋拡散層６１．８１と、その上方に形成
されたゲート２０１とから構成される。ビット線ＢＬＩ
は、コンタクト１１を介してＮ十拡散層５１とアルミニ
ウム配線層３１とに接続される。このアルミニウム配線
層３１はコンタクト３１Ｃを介してゲート２０１に接続
されている。また、ビット線ＢＬＩはコンタクト２１を
介してＮ＋拡散層６１とアルミニウム配線層４１とに接
続されている。このアルミニウム配線層４１はコンタク
ト４１Ｃを介してゲート１０１に接続されている。なお
、ゲートは第１多結晶シリコン層で形成され、ビット線
はその上方に形成された第２多結晶シリコン層からなる
。アルミニウム配線層は第２多結晶シリコン層の上方に
形成されている。Ｎ＋拡散層７１．８１はコンタクト９
１を介してアルミニウム配線層３０に接続されている。

ビット線ＢＬ２およびＢＬ２、ＢＬ３およびＢＬ３、Ｂ
Ｌ４およびＢＬ４のそれぞれが接続されるセンスアンプ
ＳＡ２．ＳＡ３．ＳＡ４も同様にして構成されている。

第９図に示される例においては、ゲート１０１゜１０２
．１０３，１０４はビット線ＢＬＩ、ＢＬ２、ＢＬ３．
ＢＬ４と交差するように配置されている。また、ゲート
２０１，２０２，２０３．２０４はビット線ＢＬＩ、Ｂ
Ｌ２．ＢＬ３．ＢＬ４と交差するように配置されている
。このようにして、ビット線の延びる方向とゲートの幅
方向とが直交するように配置されることによって、各Ｎ
チャネルＭＯ３）ランジスタを構成するＮ＋拡散層７１
と７２と８１と８２、Ｎ＋拡散層７３と７４と８３と８
４が共有化されて形成されている。そのため、センスア
ンプの形成部分が占める平面積が小さくなるように、セ
ンスアンプが配置され得る。

次に、第９図に示されるセンスアンプの構成例において
、その断面構造を説明する。第１０図は第９図における
Ｘ−Ｘ線における断面を示し、第１１図は第９図のＸＩ
−ＸＩ線における断面を示している。第１０図を参照し
て、Ｐ型シリコン基板１には、各トランジスタを構成す
るＮ＋拡散層６１．８１，８２，６２，６３，８３，８
４．６４が間隔を隔てて形成されている。シリコン基板
１の上方には、絶縁層５によって絶縁されてゲート２０
１，２０２，２０３，２０４が間隔を隔てて形成されて
いる。この絶縁層５にはＮ十拡散層６１の表面に達する
ようにコンタクト孔２１が設けられている。このコンタ
クト孔２１を介してビット線ＢＬＩとアルミニウム配線
層４１とがＮ＋拡散層６１に接続されている。ビット線
ＢＬＩの上方には、絶縁層５を介して各アルミニウム配
線層３０，４２，４３．４４が形成されている。

次に第１１図を参照して、Ｐ型シリコン基板１に形成さ
れたＮ＋拡散層５４．６４のそれぞれの表面に達するよ
うにコンタクト孔１４．２４が設けられている。それぞ
れ、コンタクト孔１４，２４を介して、ビット線ＢＬ４
とアルミニウム配線層３４、ビット線ＢＬ４とアルミニ
ウム配線層４４とが、それぞれ、Ｎ＋拡散層５４．６４
に接続されている。また、アルミニウム配線層３４はコ
ンタクト孔３４Ｃを介してゲート２０４に接続されてい
る。

このようにして、本発明に従ったセンスアンプの断面構
造はコンタクト孔を用いて多層配線構造を形成すること
によって容易に形成され得る。

また、メモリセルアレイの高集積化に伴い、ビット線間
隔は、たとえば、４メガビツトレベルでは〜２，６μｍ
１１６メガビツトレベルでは〜２゜０μｍと縮小される
必要がある。それに伴って、従来のセンスアンプの構成
によれば、センスアンプに含まれるトランジスタのゲー
ト長は、たとえば、４メガビツトレベルでは〜１．８μ
ｍ１１６メガビツトレベルでは、〜１，２μｍと縮小さ
れなければならない。但し、この場合のゲート長は半導
体記憶装置全体のレイアウトによって制限され得る。し
かしながら、ゲート長はできるだけ長い方が好ましい。

半導体記憶装置としてのチ・ツブ全体におけるゲートｉ
Ｌの誤差をΔＬとすると、各トランジスタの特性のばら
つきはΔＬ／Ｌに比例する。特に、センスアンプを構成
するトランジスタにおいては、センスアンプの機能上、
その特性のばらつきができるだけ小さいことが要望され
ている。したがって、センスアンプを構成するトランジ
スタのゲート長ができるだけ長くなるように配置するこ
とによって、各トランジスタの特性のばらつきを小さく
することが望まれる。このような要望に対して、本発明
に従ったセンスアンプの構成によれば、センスアンプを
構成するトランジスタのゲートの長さ方向はビット線の
延びる方向に沿って配されるので、すなわち、ビット線
の延びる方向とゲートの幅方向とが交差するようにゲー
トが配置されるので、センスアンプを構成する各トラン
ジスタのゲート長を、ビット線間隔の縮小による制約を
受けずに、特性のばらつきを小さくするためにできるだ
け長くすることが可能になる。

なお、上記各実施例においては、ＮチャネルＭＯＳトラ
ンジスタを用いたＮチャネルセンスアンプの場合につい
て説明したが、ＰチャネルＭＯＳトランジスタを用いた
Ｐチャネルセンスアンプの場合、あるいはＰチャネルセ
ンスアンプとＮチャネルセンスアンプとから構成される
ＣＭＯＳフリップフロップを含むセンスアンプの場合に
ついても本発明に従ったセンスアンプの配置は適用され
得る。

また、上記各実施例においては、４個のセンスアンプが
ビット線の延びる方向に沿って並ぶように形成された例
を示したが、ビット線の延びる方向に沿って並ぶセンス
アンプの数はこれに限定されるものではない。さらに、
第１図、第２図、および′１ｓ３図に示されたそれぞれ
のビット線構成に本発明を適用した場合の具体的な平面
構造の一例を、第５図〜第９図に示したが、これらの図
に示される平面構造に限定されることなく、種々のレイ
アウトの設計が考えられ得る。

さらに、この発明はＤＲＡＭに適用されるだけでなく、
同様に、ビット線対の電圧差を感知し、増幅するための
センスアンプが構成されるスタティック−ランダム−ア
クセス−メモリ（ＳＲＡＭ）にも適用され得る。ＳＲＡ
Ｍに本発明に従ったセンスアンプの配置が適用される場
合には、第２図に示された折返しビット線構成への適用
例が採用され得る。

［発明の効果］以上のように、この発明によれば、ビット線の間隔と無
関係にセンスアンプを配置することがでるので、メモリ
セルアレイの高密度化とともに、センスアンプに接続さ
れる周辺回路の所望の特性に応じたセンスアンプ回路を
構成することが可能になる。

また、センスアンプを構成する電界効果トランジスタの
ゲートの幅方向と、ビット線の延びる方向とが交差する
ように配置することによって、センスアンプ形成部分の
小面積化を図ることが可能になる。

【図面の簡単な説明】

第１図はこの発明に従ったセンスアンプの配置をオープ
ンビット線構成に適用した場合のレイアウトを概念的に
示す平面図である。第２図はこの発明に従ったセンスアンプの配置を折返し
ビット線構成に適用した場合のレイアウトを概念的に示
す平面図である。第３図はこの発明に従ったセンスアンプの配置を擬似折
返しビット線構成に適用した場合のレイアウトを概念的
に示す平面図である。第４図はこの発明に用いられるセンスアンプの一例とし
てその等価回路を示す回路図である。第５図、第６図は第１図に示されるオープンビット線構
成への適用例としてセンスアンプの平面的な構造を示す
平面図である。第７図、第８図は第２図に示される折返しビット線構成
への適用例としてセンスアンプの平面的な構造を示す平
面図である。第９図は第３図に示される擬似折返しビット線構成への
適用例としてセンスアンプの平面的な構造を示す平面図
である。第１Ｏ図は第９図のｘ−Ｘ線における断面図である。第１１図は第９図のＸ　Ｉ　−Ｘ　Ｘ線における断面図
である。第１２図は従来のＤＲＡＭの構成の一例を示すブロック
図である。第１３Ａ図はビット線対に接続された従来の周辺回路を
示す回路図である。第１３Ｂ図は第１３Ａ図に示された回路の動作を説明す
るためのタイミングチャートである。第１４図は従来のオープンビット線構成を概念的に示す
平面図である。第１５図は従来の折返しビット線構成を概念的に示す平
面図である。第１６図は従来の擬似折返しビット線構成を概念的に示
す平面図である。第１７図は先行技術例のセンスアンプの配置を概念的に
示す平面図である。図において、１はＰ型シリコン基板、１０ｊ。２０ｊはゲート、ＢＬｊ、ＢＬｊはビット線、Ｍｉｊは
メモリセル、ＳＡｊはセンスアンプ、Ｔｒｌｊ、Ｔｒ２
ｊはＮチャネルＭＯＳトランジスタ、ＷＬｉはワード線
である。

Claims

【特許請求の範囲】

（１）主表面を有する半導体基板と、前記半導体基板の主表面の上に互いに交差する複数本の
ビット線と複数本のワード線とを備え、前記ビット線は
、互いに同じ方向に延びる第１のビット線と第２のビッ
ト線とからなるビット線対が複数個、配されて、形成さ
れており、前記ビット線と前記ワード線の交差点に配置された複数
個のメモリセルからなるメモリセルアレイ領域と、前記メモリセルアレイ領域から延びる前記ビット線対に
対応して接続され、前記ビット線対の電圧差を感知し、
増幅するためのセンスアンプ手段を複数個、備え、前記センスアンプ手段は、前記ビット線対の延びる方向
に沿って複数個、並ぶように配されており、前記センスアンプ手段に接続される前記ビット線対を構
成する第１のビット線および第２のビット線の少なくと
もいずれかは、そのセンスアンプ手段からみて前記メモ
リセルアレイ領域側に存在する他のセンスアンプ手段と
交差するように配されている、半導体記憶装置。
（２）前記センスアンプ手段は、電界効果トランジスタ
を含み、その電界効果トランジスタを構成するゲートの
幅方向は、前記ビット線の延びる方向と交差するように
、前記電界効果トランジスタが配置されている、請求項
１に記載の半導体記憶装置。