JPS63188890A - ダイナミツク形半導体記憶装置 - Google Patents
ダイナミツク形半導体記憶装置Info
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- JPS63188890A JPS63188890A JP62022676A JP2267687A JPS63188890A JP S63188890 A JPS63188890 A JP S63188890A JP 62022676 A JP62022676 A JP 62022676A JP 2267687 A JP2267687 A JP 2267687A JP S63188890 A JPS63188890 A JP S63188890A
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- 230000000295 complement effect Effects 0.000 claims abstract description 4
- 230000008878 coupling Effects 0.000 abstract description 9
- 238000010168 coupling process Methods 0.000 abstract description 9
- 238000005859 coupling reaction Methods 0.000 abstract description 9
- 238000000034 method Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
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- 230000010354 integration Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、２本で一対をなし、かつ、相補データを−
Ｆき込み、読み出すビット線対を有するダイナミック形
゛ト導体記憶装置に関するものである。
Ｆき込み、読み出すビット線対を有するダイナミック形
゛ト導体記憶装置に関するものである。
第４図は従来のダイナミック形半導体記憶装置・・・・
・・はそれぞれビット線で、ビット線旧、。、可、ビッ
ト線ＢＬ、 、”旧−１９００，１，て一対をなす。Ｓ
Ａｏ、Ｓ＾１、Ｓ＾２１１４９．、はそれぞれセンスア
ンプで、前記ビット線１１Ｌｏ 、 ＢＬｏ 、 Ｕｌ
＋、Ｉｌｌ、 、 、、、、’＋は位を検知、増幅する
。、ＣＯはコラムディコーダである。’ｉｏ、Ｙｏはそ
むぞれデータ線で、面記コラムディコーダＣＤにより選
択されたヒツト線対にデータを人出力する。ＭＣは１個
のトランジスタと１個のキャパシタよりなるメモリセル
、Ｗ＋、はワード線である。
・・はそれぞれビット線で、ビット線旧、。、可、ビッ
ト線ＢＬ、 、”旧−１９００，１，て一対をなす。Ｓ
Ａｏ、Ｓ＾１、Ｓ＾２１１４９．、はそれぞれセンスア
ンプで、前記ビット線１１Ｌｏ 、 ＢＬｏ 、 Ｕｌ
＋、Ｉｌｌ、 、 、、、、’＋は位を検知、増幅する
。、ＣＯはコラムディコーダである。’ｉｏ、Ｙｏはそ
むぞれデータ線で、面記コラムディコーダＣＤにより選
択されたヒツト線対にデータを人出力する。ＭＣは１個
のトランジスタと１個のキャパシタよりなるメモリセル
、Ｗ＋、はワード線である。
次に、動作を説明する。
アクティブサイクルに入って、ロウアトレスディコーダ
により選択されたワード線がｌγち七、ると、各ビット
線８１．。、旧、、 、 ＢＬ２． 、、、には、メモ
リセルの蓄積電荷が読み出される。このとき、読み出さ
れる４３号電圧、すなわち、対をなすビット線間の′准
位差は、読み出し電ｊ１Δｖ０＋カップリングノイズ７
に圧Δ■ｏで定まる。
により選択されたワード線がｌγち七、ると、各ビット
線８１．。、旧、、 、 ＢＬ２． 、、、には、メモ
リセルの蓄積電荷が読み出される。このとき、読み出さ
れる４３号電圧、すなわち、対をなすビット線間の′准
位差は、読み出し電ｊ１Δｖ０＋カップリングノイズ７
に圧Δ■ｏで定まる。
ここで、読み出し？「圧Δｖｏは隣接ビット線間の浮遊
容量（以ド、Ｃｎとする）と、セルキャバシ夕容量（以
下、Ｃ８とする）との比により決まる′１「圧であり、
隣接するビット線対の信号レベル（ハイレベルまたはロ
ーレベル）により、正負いずれかの値になり、最悪の場
合、信号電圧を減少させる方向に（動く。
容量（以ド、Ｃｎとする）と、セルキャバシ夕容量（以
下、Ｃ８とする）との比により決まる′１「圧であり、
隣接するビット線対の信号レベル（ハイレベルまたはロ
ーレベル）により、正負いずれかの値になり、最悪の場
合、信号電圧を減少させる方向に（動く。
また、カップリングノイズΔｖＬ、は隣接ビット線対間
の容量を介して隣接ビット線対から受けるノイズであり
、ＣＩ／ＣＢ （Ｃ１：隣接ビット線間の結合容［ｉ
）に比例して増大する。
の容量を介して隣接ビット線対から受けるノイズであり
、ＣＩ／ＣＢ （Ｃ１：隣接ビット線間の結合容［ｉ
）に比例して増大する。
第４図に浮遊容量Ｃ０、隣接ビット線間の結合容１ｃ＋
、ビット線対間の結合容量Ｃ２を示す。
、ビット線対間の結合容量Ｃ２を示す。
従来のダイナミック形半導体記憶装置は、上記のように
構成したから、高集積化に伴ってビット線間隔が狭くな
り、ビット線間隔が狭くなるに従ってＣ＋ ／ Ｃｎが
増大する。例えば、ＩＭピッ］・ダイナミックｆｌＡＭ
（ｒａｎｄｏＩＩｌａｃｃｅｓｓ ｍｅｍｏｒｙ）の場
合、２０主にも達する。また、Ｃ＋／ＣＢの増大により
信号電圧か減少し、読み出し動作マージンか著しく減少
する。その結果、誤動作するという問題点があった。
構成したから、高集積化に伴ってビット線間隔が狭くな
り、ビット線間隔が狭くなるに従ってＣ＋ ／ Ｃｎが
増大する。例えば、ＩＭピッ］・ダイナミックｆｌＡＭ
（ｒａｎｄｏＩＩｌａｃｃｅｓｓ ｍｅｍｏｒｙ）の場
合、２０主にも達する。また、Ｃ＋／ＣＢの増大により
信号電圧か減少し、読み出し動作マージンか著しく減少
する。その結果、誤動作するという問題点があった。
この発明は、上記のような問題点を解決するためになさ
れたもので、読み出し動作マージンを向トさせたダイナ
ミック形半導体記憶装置を得ることを目的とする。
れたもので、読み出し動作マージンを向トさせたダイナ
ミック形半導体記憶装置を得ることを目的とする。
この発明に係るダイナミック形半導体記憶装置は、２本
で一対をなし、かつ、相補データを書き込み、読み出す
ビット線対を存するものであって、＋Ｗ＋°記ビット線
対はそわぞれ長さ方向に複数のブロックに分割され、か
つ、分割されたビット線対はその属する配線層を隣接す
るブロックとうしで異るようにしたものである。
で一対をなし、かつ、相補データを書き込み、読み出す
ビット線対を存するものであって、＋Ｗ＋°記ビット線
対はそわぞれ長さ方向に複数のブロックに分割され、か
つ、分割されたビット線対はその属する配線層を隣接す
るブロックとうしで異るようにしたものである。
この発明によって形成されたビット線対は、隣接ビット
線対間の容Ｉシを減少させ、全ビット線において、浮遊
容量、寄生抵抗を同一にする。
線対間の容Ｉシを減少させ、全ビット線において、浮遊
容量、寄生抵抗を同一にする。
第１図はこの発明の一実施例を示す。この第１図と従来
例を示す第４図との相違点は、各ビット線がその中央で
長さ方向に２分割され、かつ、分割されたビット線対は
、その属する配線層を隣接するブロックどうしで異るよ
うにした点であり、ビット線を形成する配線層としては
、例えば、第１のＡＩｌ配線層と第２のＡｆｉ配線層、
第１のＡＩの配線層と第３のポリシリコン配線層がある
。この実施例ではビット線は第１のＡｆｌ、配線層ｆと
第２のＡＱ配線層Ｓに形成している。
例を示す第４図との相違点は、各ビット線がその中央で
長さ方向に２分割され、かつ、分割されたビット線対は
、その属する配線層を隣接するブロックどうしで異るよ
うにした点であり、ビット線を形成する配線層としては
、例えば、第１のＡＩｌ配線層と第２のＡｆｉ配線層、
第１のＡＩの配線層と第３のポリシリコン配線層がある
。この実施例ではビット線は第１のＡｆｌ、配線層ｆと
第２のＡＱ配線層Ｓに形成している。
′：Ａ２図にビット線を第１のＡｊ２配線層と第３のポ
リシリコン配線層に形成した例を示す。
リシリコン配線層に形成した例を示す。
この発明に係る実施例は、ビット線を第１のＡＩｔ配線
層ｆと第２のＡｆｆｉ配線層配線層成する構成にしたか
ら、隣接ビット線対間の容ｊ、ｉｃ’。
層ｆと第２のＡｆｆｉ配線層配線層成する構成にしたか
ら、隣接ビット線対間の容ｊ、ｉｃ’。
は、従来例のそれ（Ｃ１）に比し、非常に小さくなる。
従って、隣接ビット線対間の容：Ｉｔ結合ノイズは非常
に小さくなる。また、前記ビット線が、その長さの２ｉ
分が第１のＡｌ配線層ｆに、残り１分を第２のＡＪＺ配
線配線層形成したから、浮遊容量Ｃ６および寄生抵抗が
全てのビット線で同一になり、センスアンプ動作時の各
ビット線対の動作は、基本的に同一となり、読み出し動
作マージンを向−１ニさせることかできる。
に小さくなる。また、前記ビット線が、その長さの２ｉ
分が第１のＡｌ配線層ｆに、残り１分を第２のＡＪＺ配
線配線層形成したから、浮遊容量Ｃ６および寄生抵抗が
全てのビット線で同一になり、センスアンプ動作時の各
ビット線対の動作は、基本的に同一となり、読み出し動
作マージンを向−１ニさせることかできる。
第３図はこの発明の他の実施例を示す。
これは、前記実施例おける第２のＡＱ配線層Ｓに替えて
第２のポリシリコン配線層ｐを用い、あわせて、交互に
ビット線対のいずれかの端部にセンスアンプを配設した
ものである。
第２のポリシリコン配線層ｐを用い、あわせて、交互に
ビット線対のいずれかの端部にセンスアンプを配設した
ものである。
センスアンプを交互にビット線のいずれかの端部に配設
したのは、第２のポリシリコン配線層はその抵抗が大き
いため、センスアンプ動作時、全てのセンスアンプが同
時に活性化した場合、第１のＡ１配線層に形成したビッ
ト線対の電位差の増加がそれに隣接するビット線対電位
差より速くなり、第１のＡＩＬ配線層に形成した隣接ビ
ット線対に与える容量結合ノイズの影晋が大きくなるの
を防Ｉ卜するためである。この他の実施例はこのように
構成したから、ビット線抵抗が軽減され、従って、ビッ
ト線抵抗に起因する読み出し動作マージンの低下を防止
でき、また、センスアンプのレイアウトピッチが大きく
なって、レイアウトの上で有利になるという効果がある
。
したのは、第２のポリシリコン配線層はその抵抗が大き
いため、センスアンプ動作時、全てのセンスアンプが同
時に活性化した場合、第１のＡ１配線層に形成したビッ
ト線対の電位差の増加がそれに隣接するビット線対電位
差より速くなり、第１のＡＩＬ配線層に形成した隣接ビ
ット線対に与える容量結合ノイズの影晋が大きくなるの
を防Ｉ卜するためである。この他の実施例はこのように
構成したから、ビット線抵抗が軽減され、従って、ビッ
ト線抵抗に起因する読み出し動作マージンの低下を防止
でき、また、センスアンプのレイアウトピッチが大きく
なって、レイアウトの上で有利になるという効果がある
。
なお、１−記実施例では、ヒツト線を２分割する例を説
明したが、分割数、分割の位置、センスアンプの位置は
この実施例に限定されないことは勿論である。
明したが、分割数、分割の位置、センスアンプの位置は
この実施例に限定されないことは勿論である。
以上のように、この発明によれば、前記ビット線対は長
さ方向に複数のブロックに分割し、かつ、分割したビッ
ト線対の属する配線層を隣接するブロックどうしで異な
るようにしたので、隣接ビット線間の容り（結合ノイズ
が低減され、従って、読み出し動作マージンを向上させ
ることができるという効果がある。
さ方向に複数のブロックに分割し、かつ、分割したビッ
ト線対の属する配線層を隣接するブロックどうしで異な
るようにしたので、隣接ビット線間の容り（結合ノイズ
が低減され、従って、読み出し動作マージンを向上させ
ることができるという効果がある。
第１図はこの発明の一実施例を示す要部ブロック図、第
２図はビット線を第１のＡ２配線層と第３のポリシリコ
ン配線層に形成した例を示す断面図、第３図はこの発明
の他の実施例を示す要部ブロック図、第４図は従来のダ
イナミック形半導体記憶装置の要部ブロック図である。 図において、ＢＬｏ 、 ［ｌＬｏ、 Ｂ１．＋ 、ｆ
ｌＬ＋ 、 ＢＬ２、己１１１０１１．はビット線、ｆ
は第１のＡＩｌ配線層、Ｓは第２のＡＩｌ、配線層であ
る。 なお、図中、同一符号は同一または相当部を示す。
２図はビット線を第１のＡ２配線層と第３のポリシリコ
ン配線層に形成した例を示す断面図、第３図はこの発明
の他の実施例を示す要部ブロック図、第４図は従来のダ
イナミック形半導体記憶装置の要部ブロック図である。 図において、ＢＬｏ 、 ［ｌＬｏ、 Ｂ１．＋ 、ｆ
ｌＬ＋ 、 ＢＬ２、己１１１０１１．はビット線、ｆ
は第１のＡＩｌ配線層、Ｓは第２のＡＩｌ、配線層であ
る。 なお、図中、同一符号は同一または相当部を示す。
Claims (1)
- ２本で一対をなし、かつ、相補データを書き込み、読
み出すビット線対を有するダイナミック形半導体記憶装
置において、前記ビット線対はそれぞれ長さ方向に複数
のブロックに分割され、かつ、分割されたビット線対は
その属する配線層を隣接するブロックどうしで異るよう
にしたことを特徴とするダイナミック形半導体記憶装置
。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62022676A JPH06105548B2 (ja) | 1987-02-02 | 1987-02-02 | ダイナミツク形半導体記憶装置 |
| US07/150,373 US4922453A (en) | 1987-02-02 | 1988-01-29 | Bit line structure of dynamic type semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62022676A JPH06105548B2 (ja) | 1987-02-02 | 1987-02-02 | ダイナミツク形半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63188890A true JPS63188890A (ja) | 1988-08-04 |
| JPH06105548B2 JPH06105548B2 (ja) | 1994-12-21 |
Family
ID=12089465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62022676A Expired - Fee Related JPH06105548B2 (ja) | 1987-02-02 | 1987-02-02 | ダイナミツク形半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4922453A (ja) |
| JP (1) | JPH06105548B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258869A (ja) * | 1988-08-24 | 1990-02-28 | Sony Corp | メモリ装置 |
| US6630704B2 (en) | 2000-09-05 | 2003-10-07 | Seiko Epson Corporation | Semiconductor device |
| JP2012182446A (ja) * | 2011-02-08 | 2012-09-20 | Semiconductor Energy Lab Co Ltd | 半導体メモリ装置および半導体メモリ装置の作製方法 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5107459A (en) * | 1990-04-20 | 1992-04-21 | International Business Machines Corporation | Stacked bit-line architecture for high density cross-point memory cell array |
| JP2829134B2 (ja) * | 1990-12-27 | 1998-11-25 | 株式会社東芝 | 半導体記憶装置 |
| US5170243A (en) * | 1991-11-04 | 1992-12-08 | International Business Machines Corporation | Bit line configuration for semiconductor memory |
| US5854128A (en) * | 1996-04-29 | 1998-12-29 | Micron Technology, Inc. | Method for reducing capacitive coupling between conductive lines |
| KR100260560B1 (ko) | 1998-03-18 | 2000-07-01 | 윤종용 | 실리콘-온 인슐레이터 구조를 이용한 반도체 메모리 장치 및 그제조 방법 |
| DE19936862C1 (de) * | 1999-08-05 | 2001-01-25 | Siemens Ag | Kontaktierung von Metalleiterbahnen eines integrierten Halbleiterchips |
| US7184290B1 (en) * | 2000-06-28 | 2007-02-27 | Marvell International Ltd. | Logic process DRAM |
| US6327169B1 (en) * | 2000-10-31 | 2001-12-04 | Lsi Logic Corporation | Multiple bit line memory architecture |
| US20050017360A1 (en) * | 2001-11-19 | 2005-01-27 | Hiroshige Hirano | Semiconductor device |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4156938A (en) * | 1975-12-29 | 1979-05-29 | Mostek Corporation | MOSFET Memory chip with single decoder and bi-level interconnect lines |
| JPS57208691A (en) * | 1981-06-15 | 1982-12-21 | Mitsubishi Electric Corp | Semiconductor memory |
| DE3173745D1 (en) * | 1981-10-30 | 1986-03-20 | Ibm Deutschland | Fet memory |
| JPS60205895A (ja) * | 1984-03-30 | 1985-10-17 | Fujitsu Ltd | 半導体記憶装置 |
-
1987
- 1987-02-02 JP JP62022676A patent/JPH06105548B2/ja not_active Expired - Fee Related
-
1988
- 1988-01-29 US US07/150,373 patent/US4922453A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0258869A (ja) * | 1988-08-24 | 1990-02-28 | Sony Corp | メモリ装置 |
| US6630704B2 (en) | 2000-09-05 | 2003-10-07 | Seiko Epson Corporation | Semiconductor device |
| JP2012182446A (ja) * | 2011-02-08 | 2012-09-20 | Semiconductor Energy Lab Co Ltd | 半導体メモリ装置および半導体メモリ装置の作製方法 |
| US9431400B2 (en) | 2011-02-08 | 2016-08-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US4922453A (en) | 1990-05-01 |
| JPH06105548B2 (ja) | 1994-12-21 |
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Legal Events
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|---|---|---|---|
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