JPH0754627B2 - ダイナミツク型半導体記憶装置 - Google Patents
ダイナミツク型半導体記憶装置Info
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- JPH0754627B2 JPH0754627B2 JP62075692A JP7569287A JPH0754627B2 JP H0754627 B2 JPH0754627 B2 JP H0754627B2 JP 62075692 A JP62075692 A JP 62075692A JP 7569287 A JP7569287 A JP 7569287A JP H0754627 B2 JPH0754627 B2 JP H0754627B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミック型半導体記憶装置に関し、特
に信号読み出し誤りを防止するのに適したメモリアレイ
の構成法に関するものである。
に信号読み出し誤りを防止するのに適したメモリアレイ
の構成法に関するものである。
第４図は従来のダイナミック型半導体記憶装置のビット
線対の構造を示す。ビット線対BL,▲▼にはメモリ
容量１とゲートにワード線信号（WL0,WL1,…）を受ける
アクセストランジスタ２とで構成されるメモリセル３が
複数個接続される。また、各ビット線には基準レベル発
生のためのダミーセル４、及びこれとビット線を接続す
るダミーワード線（DWL0,DWL1）が接続され、ワード線
とダミーワード線が立上がって、ビット線対に信号電圧
差が現われた後に、このビット線電位をセンス増幅にす
るためのセンスアンプ（SA）5,高レベル側のビット線を
電源電圧Vccレベルまで再充電するためのアクティブリ
ストア回路（AR）６が接続されている。また、コラムア
ドレスに従って選択されたビット線対をデータ入出力線
対（I/O,▲▼）に接続するI/Oスイッチトランジ
スタQ5,Q6があり、これらのゲートにはコラムデコーダ
７の出力が接続される。
線対の構造を示す。ビット線対BL,▲▼にはメモリ
容量１とゲートにワード線信号（WL0,WL1,…）を受ける
アクセストランジスタ２とで構成されるメモリセル３が
複数個接続される。また、各ビット線には基準レベル発
生のためのダミーセル４、及びこれとビット線を接続す
るダミーワード線（DWL0,DWL1）が接続され、ワード線
とダミーワード線が立上がって、ビット線対に信号電圧
差が現われた後に、このビット線電位をセンス増幅にす
るためのセンスアンプ（SA）5,高レベル側のビット線を
電源電圧Vccレベルまで再充電するためのアクティブリ
ストア回路（AR）６が接続されている。また、コラムア
ドレスに従って選択されたビット線対をデータ入出力線
対（I/O,▲▼）に接続するI/Oスイッチトランジ
スタQ5,Q6があり、これらのゲートにはコラムデコーダ
７の出力が接続される。
センスアンプ（SA）５部の実際のレイアウトの一例を第
６図に示す。センスアンプ（SA）５は互いにゲート入力
をクロスカップルした２つのNMOSトランジスタQ1,Q2か
ら成っており、ソースは共通ソース線S1に接続されてい
る。
６図に示す。センスアンプ（SA）５は互いにゲート入力
をクロスカップルした２つのNMOSトランジスタQ1,Q2か
ら成っており、ソースは共通ソース線S1に接続されてい
る。
次に、信号読み出し時に各ビット線対上に現われる信号
電圧を考える。
電圧を考える。
各ビット線は第５図に示すように、各々セルプレート
（メモリセル対向電極）あるいは基板を介して接地電圧
Vssに対してC1,対をなすビット線に対してC2,隣接する
ビット線帯のビット線に対してC3なる容量を有してい
る。隣接ビット線対の容量結合ノイズのために、本来ビ
ット線上に現われる信号電圧は１に対して の割合に減少することが、IBMジャーナル オブ リサ
ーチ アンド ディベロップメント 第29巻，第３号,1
985年５月,277−288頁（J.RES.DEVEROP.VOL.29,No.3,Ma
y 1985,pp.277−288）において、ピーター Ｅ・コット
レル（Peter E.Cottrel）等によって示されている。メ
モリの高集積化が進んで、ビット線ピッチが減少してく
ると、トータルのビット線容量（C1＋C2＋C3）に占める
ビット線対巻間容量C3の割合が大きくなり、読み出し電
圧が著しく損なわれ、動作余裕が低下することになり、
ついには誤動作に至るという問題を生ずる。
（メモリセル対向電極）あるいは基板を介して接地電圧
Vssに対してC1,対をなすビット線に対してC2,隣接する
ビット線帯のビット線に対してC3なる容量を有してい
る。隣接ビット線対の容量結合ノイズのために、本来ビ
ット線上に現われる信号電圧は１に対して の割合に減少することが、IBMジャーナル オブ リサ
ーチ アンド ディベロップメント 第29巻，第３号,1
985年５月,277−288頁（J.RES.DEVEROP.VOL.29,No.3,Ma
y 1985,pp.277−288）において、ピーター Ｅ・コット
レル（Peter E.Cottrel）等によって示されている。メ
モリの高集積化が進んで、ビット線ピッチが減少してく
ると、トータルのビット線容量（C1＋C2＋C3）に占める
ビット線対巻間容量C3の割合が大きくなり、読み出し電
圧が著しく損なわれ、動作余裕が低下することになり、
ついには誤動作に至るという問題を生ずる。
以下に、上記のような問題点を解消した例を示す。
第７図は、各ビット線を４等分の区分a,b,c,dに分け、
偶数番目のビット線対（BL0/▲▼,BL2/▲
▼，…）を等分点に設けたクロスポイントCP2で交差さ
せ、奇数番目のビット線対（BL1/▲▼,BL3/▲
▼，…）を等分点に設けたクロスポイントCP1,CP3
で交差させた例を示す。この場合、例えばBL1と▲
▼のビット線対を考えると、どちらも隣接するビット
線対BL0,▲▼,BL2,▲▼から受ける容量結
合雑音1/4ビット線分ずつの全く等しい値となり、作動
増幅するセンスアンプ５への入力信号としては完全にキ
ャンセルされる。しかし、この構成では第８図に実際の
レイアウトの例で示すような交差部がビット線に対して
CP1,CP2,CP3の３個所生じることになり、ビット線長が
過度に長くなってレイアウト的に不利であるという欠点
があった。
偶数番目のビット線対（BL0/▲▼,BL2/▲
▼，…）を等分点に設けたクロスポイントCP2で交差さ
せ、奇数番目のビット線対（BL1/▲▼,BL3/▲
▼，…）を等分点に設けたクロスポイントCP1,CP3
で交差させた例を示す。この場合、例えばBL1と▲
▼のビット線対を考えると、どちらも隣接するビット
線対BL0,▲▼,BL2,▲▼から受ける容量結
合雑音1/4ビット線分ずつの全く等しい値となり、作動
増幅するセンスアンプ５への入力信号としては完全にキ
ャンセルされる。しかし、この構成では第８図に実際の
レイアウトの例で示すような交差部がビット線に対して
CP1,CP2,CP3の３個所生じることになり、ビット線長が
過度に長くなってレイアウト的に不利であるという欠点
があった。
従来のダイナミック型半導体記憶装置は以上のように構
成されているので、隣接ビット線対間での容量結合雑音
による読み出し電圧差の減少を防ぐためにビット線対に
交差部を設けた場合、ビット線長が過度に長くなってレ
イアウト的に不利になるという問題点があった。
成されているので、隣接ビット線対間での容量結合雑音
による読み出し電圧差の減少を防ぐためにビット線対に
交差部を設けた場合、ビット線長が過度に長くなってレ
イアウト的に不利になるという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ビット線間容量による隣接ビット線対間での
雑音による読み出し電圧振幅の低下を低減させ、理想的
な場合には完全に零にすることができるとともに、レイ
アウト上の不利を避けることができるダイナミック型半
導体記憶装置を得ることを目的とする。
たもので、ビット線間容量による隣接ビット線対間での
雑音による読み出し電圧振幅の低下を低減させ、理想的
な場合には完全に零にすることができるとともに、レイ
アウト上の不利を避けることができるダイナミック型半
導体記憶装置を得ることを目的とする。
この発明に係るダイナミック型半導体記憶装置は、行お
よび列方向にマトリクス状に配置された複数のメモリセ
ルと、該複数のメモリセルのそれぞれの列に接続された
複数のビット線対と、該各ビット線対のビット線間の電
位差を検出し増幅すべく各ビット線対にそれぞれ接続さ
れた複数のセンスアンプと、上記マトリクス内に設けら
れた該マトリクスをビット線方向に等間隔の複数の領域
に分割する複数の分割領域と、上記各ビット線対の上記
複数の分割領域のうちから選択された領域に該当する部
分に各１つずつ設けられた、ビット線同士が交差する交
差部とを備え、上記各センスアンプは上記複数の分割領
域のうちから選択された領域内に、単独で、あるいは上
記ビット線対の交差部を含んで配置されるように構成し
たものである。
よび列方向にマトリクス状に配置された複数のメモリセ
ルと、該複数のメモリセルのそれぞれの列に接続された
複数のビット線対と、該各ビット線対のビット線間の電
位差を検出し増幅すべく各ビット線対にそれぞれ接続さ
れた複数のセンスアンプと、上記マトリクス内に設けら
れた該マトリクスをビット線方向に等間隔の複数の領域
に分割する複数の分割領域と、上記各ビット線対の上記
複数の分割領域のうちから選択された領域に該当する部
分に各１つずつ設けられた、ビット線同士が交差する交
差部とを備え、上記各センスアンプは上記複数の分割領
域のうちから選択された領域内に、単独で、あるいは上
記ビット線対の交差部を含んで配置されるように構成し
たものである。
また、この発明に係るダイナミック型半導体記憶装置
は、行および列方向にマトリクス状に配置された複数の
メモリセルと、該複数のメモリセルのそれぞれの列に接
続された複数のビット線対と、該各ビット線対のビット
線間の電位差を検出し増幅すべく各ビット線対にそれぞ
れ接続された複数のセンスアンプと、上記マトリクス内
に設けられた該マトリクスをビット線方向に等間隔の複
数の領域に分割する複数の分割領域と、上記各ビット線
対の上記複数の分割領域のうちから選択された領域に該
当する部分に各１つずつ設けられた、ビット線同士が交
差する交差部と、上記複数の分割領域のうちから選択さ
れた領域内に、単独で、あるいは上記ビット線対の交差
部を含んで配置され、上記メモリセルのデータを読み書
きに可能にするトランジスタ素子手段とを備えるように
したものである。
は、行および列方向にマトリクス状に配置された複数の
メモリセルと、該複数のメモリセルのそれぞれの列に接
続された複数のビット線対と、該各ビット線対のビット
線間の電位差を検出し増幅すべく各ビット線対にそれぞ
れ接続された複数のセンスアンプと、上記マトリクス内
に設けられた該マトリクスをビット線方向に等間隔の複
数の領域に分割する複数の分割領域と、上記各ビット線
対の上記複数の分割領域のうちから選択された領域に該
当する部分に各１つずつ設けられた、ビット線同士が交
差する交差部と、上記複数の分割領域のうちから選択さ
れた領域内に、単独で、あるいは上記ビット線対の交差
部を含んで配置され、上記メモリセルのデータを読み書
きに可能にするトランジスタ素子手段とを備えるように
したものである。
この発明においては、上述のように構成したことによ
り、センスアンプが配置された分割領域で各ビット線対
に適当な交差をもたせ、対をなすビット線の各々が隣接
するビット線対から受ける容量結合雑音をほぼ等しくす
るようにしたから、交差部を設けることによってビット
線を過度に長くすることなく読み出し電圧差の低下が低
減される。
り、センスアンプが配置された分割領域で各ビット線対
に適当な交差をもたせ、対をなすビット線の各々が隣接
するビット線対から受ける容量結合雑音をほぼ等しくす
るようにしたから、交差部を設けることによってビット
線を過度に長くすることなく読み出し電圧差の低下が低
減される。
また、この発明においては、上述のように構成したこと
により、センスアンプおよびトランジスタ素子手段が配
置された分割領域で各ビット線対に適当な交差をもた
せ、対をなすビット線の各々が隣接するビット線対から
受ける容量結合雑音をほぼ等しくするようにしたから、
交差部設けることによってビット線を過度に長くするこ
となく読み出し電圧差の低下が低減される。
により、センスアンプおよびトランジスタ素子手段が配
置された分割領域で各ビット線対に適当な交差をもた
せ、対をなすビット線の各々が隣接するビット線対から
受ける容量結合雑音をほぼ等しくするようにしたから、
交差部設けることによってビット線を過度に長くするこ
となく読み出し電圧差の低下が低減される。
以下、この発明の実施例を図について説明する。第１図
は、本願の第２の発明の一実施例によるメモリセルアレ
イの構成を示す。本実施例では、各ビット線を４等分の
区分a,b,c,dに分け、区分ａと区分ｂの間にセンスアン
プ（SA）と交差部分（クロスポイント）CP1を配置し、
区分ｂと区分ｃの間にクロスポイントCP2を配置し、区
分ｃと区分ｄの間にアクティブリストア回路（AR）とク
ロスポイントCP3を配置している。
は、本願の第２の発明の一実施例によるメモリセルアレ
イの構成を示す。本実施例では、各ビット線を４等分の
区分a,b,c,dに分け、区分ａと区分ｂの間にセンスアン
プ（SA）と交差部分（クロスポイント）CP1を配置し、
区分ｂと区分ｃの間にクロスポイントCP2を配置し、区
分ｃと区分ｄの間にアクティブリストア回路（AR）とク
ロスポイントCP3を配置している。
そして、この区分ａと区分ｂの間に設けられた交差部分
CP1とセンスアンプSA、区分ｂと区分ｃの間に設けられ
た交差部分CP2、区分ｃと区分ｄの間に設けられた交差
部分CP3とセンスアンプSAにより、メモリセルアレイを
ビット線方向に等間隔の複数の領域に分割する複数の分
割領域が構成されている。
CP1とセンスアンプSA、区分ｂと区分ｃの間に設けられ
た交差部分CP2、区分ｃと区分ｄの間に設けられた交差
部分CP3とセンスアンプSAにより、メモリセルアレイを
ビット線方向に等間隔の複数の領域に分割する複数の分
割領域が構成されている。
第２図は、このようなセンスアンプ（SA）とクロスポイ
ントCP1の実際のレイアウトの一例を示す。この第２図
を第６図と比較すれば明らかなように、本実施例ではク
ロスポイント部はセンスアンプのレイアウトと合理的に
マッチしており、ビット線長を長くする原因となってい
ない。また、本実施例ではビット線対の交差のさせ方は
第７図の装置と同じになっており、それぞれのビット線
対が受ける隣接ビット線からの容量結合雑音は完全にキ
ャンセルされる。
ントCP1の実際のレイアウトの一例を示す。この第２図
を第６図と比較すれば明らかなように、本実施例ではク
ロスポイント部はセンスアンプのレイアウトと合理的に
マッチしており、ビット線長を長くする原因となってい
ない。また、本実施例ではビット線対の交差のさせ方は
第７図の装置と同じになっており、それぞれのビット線
対が受ける隣接ビット線からの容量結合雑音は完全にキ
ャンセルされる。
第３図は、本願の第２の発明の他の実施例によるメモリ
セルアレイの構成を示す。本実施例が第１図の実施例と
異なるのは、各ビット線を３等分の区分a,b,cに分け、
区分ａと区分ｂの間にセンスアンプ（SA）とクロスポイ
ントCP1を配置し、区分ｂと区分ｃの間にアクティブリ
ストア回路（AR）とクロスポイントCP2を配置して、ク
ロスポイント部のみが現われる個所を除去した点であ
る。ここでは、ビット線を３等分しているので、４等分
の場合には容量結合雑音を完全に除去できたのに対して
３分の１に低減させるにすぎないが、一方、ビット線長
を長くするクロスポイントのみの部分を全くなくするこ
とができるメリットがある。
セルアレイの構成を示す。本実施例が第１図の実施例と
異なるのは、各ビット線を３等分の区分a,b,cに分け、
区分ａと区分ｂの間にセンスアンプ（SA）とクロスポイ
ントCP1を配置し、区分ｂと区分ｃの間にアクティブリ
ストア回路（AR）とクロスポイントCP2を配置して、ク
ロスポイント部のみが現われる個所を除去した点であ
る。ここでは、ビット線を３等分しているので、４等分
の場合には容量結合雑音を完全に除去できたのに対して
３分の１に低減させるにすぎないが、一方、ビット線長
を長くするクロスポイントのみの部分を全くなくするこ
とができるメリットがある。
なお、上記実施例ではいずれもセンスアンプ及びアクテ
ィブリストア回路を有する装置にその部分に交差部分を
設けた本願の第２の発明について説明したが、センスア
ンプのみを有する装置にそのセンスアンプ部に交差部分
を設けたものが本願の第１の発明である。
ィブリストア回路を有する装置にその部分に交差部分を
設けた本願の第２の発明について説明したが、センスア
ンプのみを有する装置にそのセンスアンプ部に交差部分
を設けたものが本願の第１の発明である。
以上のように、この発明に係るダイナミック型半導体記
憶装置によれば、行および列方向にマトリクス状に配置
された複数のメモリセルと、該複数のメモリセルのそれ
ぞれの列に接続された複数のビット線対と、該各ビット
線対のビット線間の電位差を検出し増幅すべく各ビット
線対にそれぞれ接続された複数のセンスアンプと、上記
マトリクス内に設けられ該マトリクスをビット線方向に
等間隔の複数の領域に分割する複数の分割領域と、上記
各ビット線対の上記複数の分割領域のうちから選択され
た領域に該当する部分に各１つずつ設けられた、ビット
線同士が交差する交差部とを備え、上記各センスアンプ
は上記複数の分割領域のうちから選択された領域内に、
単独で、あるいは上記ビット線対の交差部を含んで配置
されるように構成したので、交差部を設けることによっ
てビット線が過度に長くなるというレイアウト上の不利
を避けることができ、また、読み出し電圧差の低下を防
ぐことができ、読み出しマージンの拡大やソフトエラー
率の向上が可能になる等の効果がある。
憶装置によれば、行および列方向にマトリクス状に配置
された複数のメモリセルと、該複数のメモリセルのそれ
ぞれの列に接続された複数のビット線対と、該各ビット
線対のビット線間の電位差を検出し増幅すべく各ビット
線対にそれぞれ接続された複数のセンスアンプと、上記
マトリクス内に設けられ該マトリクスをビット線方向に
等間隔の複数の領域に分割する複数の分割領域と、上記
各ビット線対の上記複数の分割領域のうちから選択され
た領域に該当する部分に各１つずつ設けられた、ビット
線同士が交差する交差部とを備え、上記各センスアンプ
は上記複数の分割領域のうちから選択された領域内に、
単独で、あるいは上記ビット線対の交差部を含んで配置
されるように構成したので、交差部を設けることによっ
てビット線が過度に長くなるというレイアウト上の不利
を避けることができ、また、読み出し電圧差の低下を防
ぐことができ、読み出しマージンの拡大やソフトエラー
率の向上が可能になる等の効果がある。
また、この発明に係るダイナミック型半導体記憶装置に
よれば、行および列方向にマトリクス状に配置された複
数のメモリセルと、該複数のメモリセルのそれぞれの列
に接続された複数のビット線対と、該各ビット線対のビ
ット線間の電位差を検出し増幅すべく各ビット線対にそ
れぞれ接続された複数のセンスアンプと、上記マトリク
ス内に設けられた該マトリクスをビット線方向に等間隔
の複数の領域に分割する複数の分割領域と、上記各ビッ
ト線対の上記複数の分割領域のうちから選択された領域
に該当する部分に各１つずつ設けられた、ビット線同士
が交差する交差部と、上記複数の分割領域のうちから選
択された領域内に、単独で、あるいは上記ビット線対の
交差部を含んで配置され、上記メモリセルのデータを読
み書きに可能にするトランジスタ素子手段とを備えるよ
うにしたので、交差部を設けることによってビット線が
過度に長くなるというレイアウト上の不利を避けること
ができ、また、読み出し電圧差の低下を防ぐことがで
き、読み出しマージンの拡大やソフトエラー率の向上が
可能になる等の効果がある。
よれば、行および列方向にマトリクス状に配置された複
数のメモリセルと、該複数のメモリセルのそれぞれの列
に接続された複数のビット線対と、該各ビット線対のビ
ット線間の電位差を検出し増幅すべく各ビット線対にそ
れぞれ接続された複数のセンスアンプと、上記マトリク
ス内に設けられた該マトリクスをビット線方向に等間隔
の複数の領域に分割する複数の分割領域と、上記各ビッ
ト線対の上記複数の分割領域のうちから選択された領域
に該当する部分に各１つずつ設けられた、ビット線同士
が交差する交差部と、上記複数の分割領域のうちから選
択された領域内に、単独で、あるいは上記ビット線対の
交差部を含んで配置され、上記メモリセルのデータを読
み書きに可能にするトランジスタ素子手段とを備えるよ
うにしたので、交差部を設けることによってビット線が
過度に長くなるというレイアウト上の不利を避けること
ができ、また、読み出し電圧差の低下を防ぐことがで
き、読み出しマージンの拡大やソフトエラー率の向上が
可能になる等の効果がある。
第１図は本発明の一実施例によるダイナミック型半導体
記憶装置を示す構成図、第２図は本発明の一実施例によ
るセンスアンプ部のレイアウト図、第３図は本発明の他
の実施例によるダイナミック型半導体記憶装置を示す構
成図、第４図は従来の半導体記憶装置を示す構成図、第
５図は従来のビット線の浮遊容量を示す模式図、第６図
は従来のセンスアンプ部のレイアウト図、第７図は従来
のビット線対交差を有する半導体記憶装置を示す構成
図、第８図は従来のビット線対のクロスポイント部のレ
イアウト図である。 １……メモリ容量、２……アクセストランジスタ、３…
…メモリセル、４……ダミーセル、５……センスアンプ
（SA）、６……アクティブリストア回路（AR）、７……
コラムデコーダ、BL0,▲▼,BL1,▲▼，…
……ビット線、WL0,WL1,… ……ワード線、CP1,CP2,
CP3……交差部分。 なお図中同一符号は同一又は相当部分を示す。
記憶装置を示す構成図、第２図は本発明の一実施例によ
るセンスアンプ部のレイアウト図、第３図は本発明の他
の実施例によるダイナミック型半導体記憶装置を示す構
成図、第４図は従来の半導体記憶装置を示す構成図、第
５図は従来のビット線の浮遊容量を示す模式図、第６図
は従来のセンスアンプ部のレイアウト図、第７図は従来
のビット線対交差を有する半導体記憶装置を示す構成
図、第８図は従来のビット線対のクロスポイント部のレ
イアウト図である。 １……メモリ容量、２……アクセストランジスタ、３…
…メモリセル、４……ダミーセル、５……センスアンプ
（SA）、６……アクティブリストア回路（AR）、７……
コラムデコーダ、BL0,▲▼,BL1,▲▼，…
……ビット線、WL0,WL1,… ……ワード線、CP1,CP2,
CP3……交差部分。 なお図中同一符号は同一又は相当部分を示す。
Claims (5)
- 【請求項１】行および列方向にマトリクス状に配置され
た複数のメモリセルと、 該複数のメモリセルのそれぞれの列に接続された複数の
ビット線対と、 該各ビット線対のビット線間の電位差を検出し増幅すべ
く各ビット線対にそれぞれ接続された複数のセンスアン
プと、 上記マトリクス内に設けられた該マトリクスをビット線
方向に等間隔の複数の領域に分割する複数の分割領域
と、 上記各ビット線対の上記複数の分割領域のうちから選択
された領域に該当する部分に各１つずつ設けられた、ビ
ット線同士が交差する交差部とを備え、 上記各センスアンプは上記複数の分割領域のうちから選
択された領域内に、単独で、あるいは上記ビット線対の
交差部を含んで配置されていることを特徴とするダイナ
ミック型半導体記憶装置。 - 【請求項２】行および列方向にマトリクス状に配置され
た複数のメモリセルと、 該複数のメモリセルのそれぞれの列に接続された複数の
ビット線対と、 該各ビット線対のビット線間の電位差を検出し増幅すべ
く各ビット線対にそれぞれ接続された複数のセンスアン
プと、 上記マトリクス内に設けられた該マトリクスをビット線
方向に等間隔の複数の領域に分割する複数の分割領域
と、 上記各ビット線対の上記複数の分割領域のうちから選択
された領域に該当する部分に各１つずつ設けられた、ビ
ット線同士が交差する交差部と、 上記複数の分割領域のうちから選択された領域内に、単
独で、あるいは上記ビット線対の交差部を含んで配置さ
れ、上記メモリセルのデータを読み書きに可能にするト
ランジスタ素子手段とを備えたことを特徴とするダイナ
ミック型半導体記憶装置。 - 【請求項３】上記マトリクスは第1,第2,第３の分割領域
によりビット線方向に４等分されており、 上記ビット線対は上記第２の分割領域で交差部をもつも
のと、上記第１および第３の分割領域で交差部をもつも
のとが交互に配置されており、 上記センスアンプは上記第1,第2,第３の分割領域のいず
れか１つの領域に各ビット線対毎に配置され、 上記トランジスタ素子手段は上記センスアンプが配置さ
れた領域を除く上記第1,第2,第３の分割領域のいずれか
１つの領域に各ビット線対毎に配置されていることを特
徴とする特許請求の範囲第２項記載のダイナミック型半
導体記憶装置。 - 【請求項４】上記マトリクスは第1,第２の分割領域によ
りビット線方向に２等分されており、 上記ビット線対は上記第１の分割領域で交差部をもつも
のと、上記第２の分割領域で交差部をもつものとが交互
に配置されており、 上記センスアンプは上記第１を分割領域に各ビット線対
毎に配置され、 上記トランジスタ素子手段は上記第２の分割領域に各ビ
ット線対毎に配置されていることを特徴とする特許請求
の範囲第２項記載のダイナミック型半導体記憶装置。 - 【請求項５】上記トランジスタ素子手段は、高レベル側
のビット線を電源電圧レベルまで充電するアクティブス
トア回路であることを特徴とする特許請求の範囲第２項
ないし第４項のいずれかに記載のダイナミック型半導体
記憶装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62075692A JPH0754627B2 (ja) | 1987-03-27 | 1987-03-27 | ダイナミツク型半導体記憶装置 |
| US07/876,690 US5214601A (en) | 1986-12-11 | 1992-04-28 | Bit line structure for semiconductor memory device including cross-points and multiple interconnect layers |
| US08/028,917 US5416734A (en) | 1986-12-11 | 1993-03-08 | Bit line structure for semiconductor memory device |
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