JP3083094B2 - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- bit lines
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
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- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ダイナミック型半導体記憶装置（DRAM）に
係り、特にビット線間の干渉ノイズの低減を図った高密
度DRAMに関する。
係り、特にビット線間の干渉ノイズの低減を図った高密
度DRAMに関する。
（従来の技術） １トランジスタ/1キャパシタのメモリセル構造を持つ
DRAMは、メモリセル構造の改良と微細加工技術の進歩に
より著しく高集積化が進んでいる。DRAMのメモリセルア
レイのデータは、ビット線対を通してセンスアンプで増
幅されて読み出される。DRAMの高密度化によりビット線
間隔は極めて微細になっており、ビット線間結合容量の
増大によるビット線間の干渉ノイズが、データを正確に
読み出す上で大きい問題となってきている（例えば、JS
SC oct.1988,M.Aoki他pp1113−1119,V.Nakagome他pp11
20−1127等）。
DRAMは、メモリセル構造の改良と微細加工技術の進歩に
より著しく高集積化が進んでいる。DRAMのメモリセルア
レイのデータは、ビット線対を通してセンスアンプで増
幅されて読み出される。DRAMの高密度化によりビット線
間隔は極めて微細になっており、ビット線間結合容量の
増大によるビット線間の干渉ノイズが、データを正確に
読み出す上で大きい問題となってきている（例えば、JS
SC oct.1988,M.Aoki他pp1113−1119,V.Nakagome他pp11
20−1127等）。
第22図および第23図を用いて上述の干渉雑音の問題を
具体的に説明する。第22図は、通常の折返しビット線構
造のDRAMメモリセルアレイの隣接する４対のビット線B
L,▲▼（BL0,▲▼,BL1,▲▼，…）と
これらに接続されるダイナミック型センスアンプSA（SA
0,SA1,…）の部分の等価回路であり、第23図はその動作
時の各部の電圧波形である。なおここでは、隣接ビット
線間のノイズをδ１（セルデータ読出し時）とδ２（セ
ンスアンプ活性化時）に分けて説明する。また、以下の
仮定をおく。
具体的に説明する。第22図は、通常の折返しビット線構
造のDRAMメモリセルアレイの隣接する４対のビット線B
L,▲▼（BL0,▲▼,BL1,▲▼，…）と
これらに接続されるダイナミック型センスアンプSA（SA
0,SA1,…）の部分の等価回路であり、第23図はその動作
時の各部の電圧波形である。なおここでは、隣接ビット
線間のノイズをδ１（セルデータ読出し時）とδ２（セ
ンスアンプ活性化時）に分けて説明する。また、以下の
仮定をおく。
ノイズは隣接するビット線のみから受ける。
ビット線は（1/2）VCCプリチャージ方式とし、ワー
ド線WLが立上がるとセルデータは一方のビット線BLに出
力され、他方のビット線▲▼は隣接ビット線からの
ノイズによる他、電位変化はないものとする。
ド線WLが立上がるとセルデータは一方のビット線BLに出
力され、他方のビット線▲▼は隣接ビット線からの
ノイズによる他、電位変化はないものとする。
隣接ビット線間容量は、対をなすビット線間容量（Ci
ntra）、異なる対のビット線間容量（Cinter）共にＣと
する。
ntra）、異なる対のビット線間容量（Cinter）共にＣと
する。
以上の仮定は説明の便宜上のもので、実際には他の動
作モード例えばVCCプリチャージ方式の場合にも有効で
ある。
作モード例えばVCCプリチャージ方式の場合にも有効で
ある。
DRAMがアクティブ状態になり、ワード線WL0が選択さ
れるとメモリセルＭ（M1,M2,…）からビット線BL0,BL1,
…に信号電圧が読み出される。いま注目カラムをセンス
アンプSA1のカラムとすると、干渉ノイズが最も大きい
最悪パターンは、M1＝L,M2＝L,M3＝L,M4＝Ｈの場合であ
る。“L"レベルの読出し信号電位が−Vs、“H"レベルの
読出し信号電位が＋Vsとすると、最悪パターンのデータ
が読み出された場合の各ビット線にのるノイズは次の表
のようになる。但し、ビット線の総容量Ctotalに対する
ビット線間結合容量Ｃの比（結合比）をC/Ctotal＝Cnと
してある。
れるとメモリセルＭ（M1,M2,…）からビット線BL0,BL1,
…に信号電圧が読み出される。いま注目カラムをセンス
アンプSA1のカラムとすると、干渉ノイズが最も大きい
最悪パターンは、M1＝L,M2＝L,M3＝L,M4＝Ｈの場合であ
る。“L"レベルの読出し信号電位が−Vs、“H"レベルの
読出し信号電位が＋Vsとすると、最悪パターンのデータ
が読み出された場合の各ビット線にのるノイズは次の表
のようになる。但し、ビット線の総容量Ctotalに対する
ビット線間結合容量Ｃの比（結合比）をC/Ctotal＝Cnと
してある。
これにより、注目カラムのビット線BL1,▲▼間
の電位差は、 ｛（1/2）VCC−Vs｝−｛（1/2）VCC−2Cn Vs｝ ＝−Vs＋2Cn Vs となり、従ってデータ読出し時のノイズは、 δ１＝2Cn Vs となる。
の電位差は、 ｛（1/2）VCC−Vs｝−｛（1/2）VCC−2Cn Vs｝ ＝−Vs＋2Cn Vs となり、従ってデータ読出し時のノイズは、 δ１＝2Cn Vs となる。
次にセンスアンプ活性化時のノイズδ２については次
の通りである。簡単のためセンスアンプはｎチャネルMO
Sトランジスタにより構成されたダイナミック型フリッ
プフロップ（NMOSセンスアンプ）とし、その共通ソース
電位φＳが大23図に示すように（1/2）VCCよりゆっくり
低下する場合を考える。φＳを下げるに従い各センスア
ンプはオンするが、オンする時間には差がある。先ず、
φＳの電位が、（1/2）VCC−Vthとなった時点で、セン
スアンプSA2がオンし、ビット線BL2の放電が開始され
る。次いでφＳが、（1/2）VCC−2Cn Vs−Vth或いはそ
れ以下となった時点でセンスアンプSA0,SA1がオンし、
ビット線BL0,BL1の放電が開始される。従って注目カラ
ムのビット線▲▼はこれに先だって放電を開始す
るビット線BL2のため更に干渉ノイズを受けることにな
る。このノイズδ２は、φＳが十分ゆっくり下がるとす
ると、第23図に示すように、 となる。以上をまとめると、通常の折返しビット線構造
のDRAMではビット線間の干渉ノイズとして、 δ１＋δ２＝2Cn2Vs＋Cn（Vs＋Vth） ……（１） を受けることになる。
の通りである。簡単のためセンスアンプはｎチャネルMO
Sトランジスタにより構成されたダイナミック型フリッ
プフロップ（NMOSセンスアンプ）とし、その共通ソース
電位φＳが大23図に示すように（1/2）VCCよりゆっくり
低下する場合を考える。φＳを下げるに従い各センスア
ンプはオンするが、オンする時間には差がある。先ず、
φＳの電位が、（1/2）VCC−Vthとなった時点で、セン
スアンプSA2がオンし、ビット線BL2の放電が開始され
る。次いでφＳが、（1/2）VCC−2Cn Vs−Vth或いはそ
れ以下となった時点でセンスアンプSA0,SA1がオンし、
ビット線BL0,BL1の放電が開始される。従って注目カラ
ムのビット線▲▼はこれに先だって放電を開始す
るビット線BL2のため更に干渉ノイズを受けることにな
る。このノイズδ２は、φＳが十分ゆっくり下がるとす
ると、第23図に示すように、 となる。以上をまとめると、通常の折返しビット線構造
のDRAMではビット線間の干渉ノイズとして、 δ１＋δ２＝2Cn2Vs＋Cn（Vs＋Vth） ……（１） を受けることになる。
この様なビット線間干渉ノイズは、集積度の向上に伴
うビット線間の距離の縮小によりますます大きくなる。
最悪の場合、センスアンプに入力される信号電位差がこ
の干渉ノイズより小さくなり、センスアンプ感度以下に
なるとセンスアンプが逆データをラッチするという誤動
作を生じる。
うビット線間の距離の縮小によりますます大きくなる。
最悪の場合、センスアンプに入力される信号電位差がこ
の干渉ノイズより小さくなり、センスアンプ感度以下に
なるとセンスアンプが逆データをラッチするという誤動
作を生じる。
この様な問題を解決する方式として従来、ビット線を
交差させることにより、干渉ノイズ低減を図るものが提
案されている。例えば、特開昭63−148489号公報、
ISSCC88 Digest of Technical Papers pp238−239等が
ある。しかし前者の方式では対をなすビット線同士の
間の結合容量Cintraによる干渉ノイズが除去できず、ま
たビット線長手方向にビット線交差部を複数箇所必要と
し、この交差部のためチップ面積が増大する。後者の
Fig.4（ｂ）の方式は干渉ノイズを原理的には完全に除
去できるが、その分ビット線交差部は一層複雑となり、
従って更にチップ面積の増大をもたらす、といった問題
があった。
交差させることにより、干渉ノイズ低減を図るものが提
案されている。例えば、特開昭63−148489号公報、
ISSCC88 Digest of Technical Papers pp238−239等が
ある。しかし前者の方式では対をなすビット線同士の
間の結合容量Cintraによる干渉ノイズが除去できず、ま
たビット線長手方向にビット線交差部を複数箇所必要と
し、この交差部のためチップ面積が増大する。後者の
Fig.4（ｂ）の方式は干渉ノイズを原理的には完全に除
去できるが、その分ビット線交差部は一層複雑となり、
従って更にチップ面積の増大をもたらす、といった問題
があった。
（発明が解決しようとする課題） 以上のように、高集積化DRAMのビット線間の干渉雑音
を低減する方式として従来提案されているものは、ビッ
ト線交差のためにチップ面積が増大するという問題があ
った。
を低減する方式として従来提案されているものは、ビッ
ト線交差のためにチップ面積が増大するという問題があ
った。
本発明はこの様な点に鑑みなされたもので、チップ面
積の増大をもたらすことなく、効果的にビット線間の干
渉雑音の低減を図ったDRAMを提供することを目的とす
る。
積の増大をもたらすことなく、効果的にビット線間の干
渉雑音の低減を図ったDRAMを提供することを目的とす
る。
［発明の構成］ （課題を解決するための手段） 本発明は、折返しビット線構造のDRAMにおいて、第１
のビット線対を第２のビット線対の間に配設する、とい
う構成を基本単位とし、これを繰返し配設すると共に、
第１のビット線対または第２のビット線対の少なくとも
一方をその長手方向の中間部で交差させたことを特徴と
する。
のビット線対を第２のビット線対の間に配設する、とい
う構成を基本単位とし、これを繰返し配設すると共に、
第１のビット線対または第２のビット線対の少なくとも
一方をその長手方向の中間部で交差させたことを特徴と
する。
（作用） 本発明によれば、一つのビット線対の間に他のビット
線対を挟む形とし、且つその一方のビット線対を交差さ
せることで、効果的に干渉雑音を低減することができ
る。しかもこの場合、第1,第２のビット線対の一方には
交差部を設けず、他方についてのみ中間位置で交差させ
る構成とすれば、メモリセルアレイ全体としてビット線
交差部は最小限の数となり、ビット線交差によるチップ
面積の増大は避けられる。
線対を挟む形とし、且つその一方のビット線対を交差さ
せることで、効果的に干渉雑音を低減することができ
る。しかもこの場合、第1,第２のビット線対の一方には
交差部を設けず、他方についてのみ中間位置で交差させ
る構成とすれば、メモリセルアレイ全体としてビット線
交差部は最小限の数となり、ビット線交差によるチップ
面積の増大は避けられる。
（実施例） 以下、本発明の実施例を説明する。
第１図は一実施例のDRAMの概略構成を示す。メモリセ
ルアレイは、複数のビット線対BL,▲▼（BL0,▲
▼,BL1,▲▼，…）と複数本のワード線WL（W
L0,WL1,…）が互いに交差して配設され、それらの交点
位置にメモリセルＭを配置して構成される。ビット線対
BL,▲▼は、第１のビット線対BL0,▲▼が第
２のビット線対BL1,▲▼の間に挟まれる形で、そ
の繰返しパターンとして配設されている。第１のビット
線対BL0,▲▼はその長手方向の中間位置で一回交
差させている。ダイナミック型ビット線センスアンプSA
（SA0,SA1,…）は交互にメモリセルアレイの両側に配置
されて各ビット線対に接続されている。
ルアレイは、複数のビット線対BL,▲▼（BL0,▲
▼,BL1,▲▼，…）と複数本のワード線WL（W
L0,WL1,…）が互いに交差して配設され、それらの交点
位置にメモリセルＭを配置して構成される。ビット線対
BL,▲▼は、第１のビット線対BL0,▲▼が第
２のビット線対BL1,▲▼の間に挟まれる形で、そ
の繰返しパターンとして配設されている。第１のビット
線対BL0,▲▼はその長手方向の中間位置で一回交
差させている。ダイナミック型ビット線センスアンプSA
（SA0,SA1,…）は交互にメモリセルアレイの両側に配置
されて各ビット線対に接続されている。
この実施例のDRAMでのビット線間干渉ノイズが最悪条
件となるのは、第２図に示すようなデータ・パターンの
場合である。このようなデータ（信号電位Vs）が読み出
された場合の各ビット線の電位は、ビット線の一回交差
により容量結合が半分になる部分があることを考慮して
以下のようになる。但し、プリチャージ電位をVpとして
いる。
件となるのは、第２図に示すようなデータ・パターンの
場合である。このようなデータ（信号電位Vs）が読み出
された場合の各ビット線の電位は、ビット線の一回交差
により容量結合が半分になる部分があることを考慮して
以下のようになる。但し、プリチャージ電位をVpとして
いる。
VBL0＝Vp−Vs−（1/2）Cn Vs VBL1＝Vp−Vs−（1/2）Cn Vs VBL2＝Vp＋Vs−（1/2）Cn Vs VBL3＝Vp−Vs＋（1/2）Cn Vs 上記ビット線の電位関係から、どのカラムも等しく、
δ１＝Cn Vsとなる。次に注目カラムをセンスアンプSA1
とし、従来技術で説明したようにNMOSセンスアンプを考
えてこれを活性化した時のノイズδ２を求める。センス
アンプがオンする順序は、SA3が最初であり、次いでS
A0,SA1が同時にオンする。従って注目カラムに対してノ
イズ源となるのは、ビット線BL3の放電であり、 となる。従って、 δ１＋δ２＝2Cn2Vs＋VthCn ……（２） となる。これは先に説明した従来の折返しビット線構造
DRAMでの（１）式で示されるノイズに比べて低減されて
おり、しかもビット線交差数は２対のビット線について
１箇所であり、従ってチップ面積の増大をもたらすこと
はない。
δ１＝Cn Vsとなる。次に注目カラムをセンスアンプSA1
とし、従来技術で説明したようにNMOSセンスアンプを考
えてこれを活性化した時のノイズδ２を求める。センス
アンプがオンする順序は、SA3が最初であり、次いでS
A0,SA1が同時にオンする。従って注目カラムに対してノ
イズ源となるのは、ビット線BL3の放電であり、 となる。従って、 δ１＋δ２＝2Cn2Vs＋VthCn ……（２） となる。これは先に説明した従来の折返しビット線構造
DRAMでの（１）式で示されるノイズに比べて低減されて
おり、しかもビット線交差数は２対のビット線について
１箇所であり、従ってチップ面積の増大をもたらすこと
はない。
第１図では、本発明の電気的効果を実現する最低限の
手段を示したが、更に各ビット線対をセンスアンプ近傍
で交差させることも有効である。その１例を第24図に示
す。
手段を示したが、更に各ビット線対をセンスアンプ近傍
で交差させることも有効である。その１例を第24図に示
す。
第３図は第２の実施例のDRAMの要部構成を示す。先の
実施例と逆にこの実施例では、２対のビット線対のうち
外側のビット線対を中間部で交差させている。
実施例と逆にこの実施例では、２対のビット線対のうち
外側のビット線対を中間部で交差させている。
この実施例でのビット線間ノイズに関する最悪条件
は、第４図に示すデータ・パターンの場合である。この
条件は、先の実施例の第２図と等価であり、従って
（２）式のノイズが注目ビット線に乗ることになる。
は、第４図に示すデータ・パターンの場合である。この
条件は、先の実施例の第２図と等価であり、従って
（２）式のノイズが注目ビット線に乗ることになる。
第３図では、本発明の電気的効果を実現する最低限の
手段を示したが、更に各ビット線対をセンスアンプ近傍
で交差させることも有効である。その１例を第25図に示
す。
手段を示したが、更に各ビット線対をセンスアンプ近傍
で交差させることも有効である。その１例を第25図に示
す。
第５図は、第１図の方式と第３図の方式を組合わせた
実施例のDRAMの要部構成である。即ち、最初の２対のビ
ット線については外側のビット線対を交差させ、次の２
対のビット線については内側のビット線対を交差させて
いる。以下、同様のビット線構成が繰返される。
実施例のDRAMの要部構成である。即ち、最初の２対のビ
ット線については外側のビット線対を交差させ、次の２
対のビット線については内側のビット線対を交差させて
いる。以下、同様のビット線構成が繰返される。
この実施例の場合、ノイズδ１とδ２各々によって最
悪条件が異なり、それらの比較によりいずれが真に最悪
であるかが決る。
悪条件が異なり、それらの比較によりいずれが真に最悪
であるかが決る。
第６図は、ノイズδ１を考えた場合のセンスアンプSA
3に注目した時の最悪パターンである。このとき各ビッ
ト線の電位は次のようになる。
3に注目した時の最悪パターンである。このとき各ビッ
ト線の電位は次のようになる。
VBL1＝Vp−Vs＋Cn Vs VBL2＝Vp−Vs−（1/2）Cn Vs VBL3＝Vp−Vs VBL4＝Vp＋Vs＋（1/2）Cn Vs VBL5＝Vp＋Vs−Cn Vs 上記各ビット線の電位関係から、δ１＝Cn Vsであ
る。注目カラムがセンスアンプSA3の時これに隣接する
のは、SA1,SA2,SA5のカラムである。センスアンプ活性
化時、センスアンプがオンする順番は、SA5→SA1→SA3
→SA2である。センスアンプSA5のオンによるビット線▲
▼の放電はマージン向上の方向である。以上によ
り、 となる。一方、センスアンプSA1のオンによるビット線B
L1の放電はマージン低下の方向であり、 となる。従って、 δ１＝δ２（SA5）＋δ２（SA1） ＝Cn2Vs−（1/2）Cn Vs である。δ１とδ２をまとめると、 δ１＋δ２＝Cn Vs｛Cn＋（1/2）｝ ……（３） となる。
る。注目カラムがセンスアンプSA3の時これに隣接する
のは、SA1,SA2,SA5のカラムである。センスアンプ活性
化時、センスアンプがオンする順番は、SA5→SA1→SA3
→SA2である。センスアンプSA5のオンによるビット線▲
▼の放電はマージン向上の方向である。以上によ
り、 となる。一方、センスアンプSA1のオンによるビット線B
L1の放電はマージン低下の方向であり、 となる。従って、 δ１＝δ２（SA5）＋δ２（SA1） ＝Cn2Vs−（1/2）Cn Vs である。δ１とδ２をまとめると、 δ１＋δ２＝Cn Vs｛Cn＋（1/2）｝ ……（３） となる。
次にノイズδ２を考えた場合の最悪パターンでの各ビ
ット線の電位関係は以下の通りである。ここでもセンス
アンプSA3のカラムを注目している。先の例ではセンス
アンプSA5のオンによるビット線▲▼の放電がマ
ージン向上の方向に働いた。そこでセンスアンプSA5の
読み出しデータを“H"→“L"とすると、センスアンプSA
5は注目カラムのセンスアンプSA3と放電開始時刻が同じ
になる。
ット線の電位関係は以下の通りである。ここでもセンス
アンプSA3のカラムを注目している。先の例ではセンス
アンプSA5のオンによるビット線▲▼の放電がマ
ージン向上の方向に働いた。そこでセンスアンプSA5の
読み出しデータを“H"→“L"とすると、センスアンプSA
5は注目カラムのセンスアンプSA3と放電開始時刻が同じ
になる。
VBL1＝Vp−Vs＋Cn Vs VBL2＝Vp−Vs−（1/2）Cn Vs VBL3＝Vp−Vs−Cn Vs VBL4＝Vp−Vs−（1/2）Cn Vs VBL5＝Vp−Vs−Cn Vs 上記電位関係から、センスアンプが活性化してセンス
アンプがオンする順序は、SA1→SA3,SA5→SA2,SA4とな
る。これにより、注目カラムに対してノイズとなるのは
センスアンプSAのカラムのビット線BL1の放電である。
従って、 以上より、 δ１＋δ２＝Cn2Vs＋（1/2）Cn（Vth−Vs） ……（４） となる。
アンプがオンする順序は、SA1→SA3,SA5→SA2,SA4とな
る。これにより、注目カラムに対してノイズとなるのは
センスアンプSAのカラムのビット線BL1の放電である。
従って、 以上より、 δ１＋δ２＝Cn2Vs＋（1/2）Cn（Vth−Vs） ……（４） となる。
以上の解析結果から、（４）式の場合が最悪条件であ
るということになる。そして第５図の実施例では、第１
図および第３図の実施例よりノイズが小さく、交差数は
一個であるから、非常に有効であることがわかる。
るということになる。そして第５図の実施例では、第１
図および第３図の実施例よりノイズが小さく、交差数は
一個であるから、非常に有効であることがわかる。
第５図では本発明の電気的効果を実現する最低限の手
段を示しているが、更に各ビット線対をセンスアンプ近
傍で交差させることも有効である。その１例を第26図に
示す。
段を示しているが、更に各ビット線対をセンスアンプ近
傍で交差させることも有効である。その１例を第26図に
示す。
第７図は別の実施例のDRAMの要部構成である。この実
施例では、メモリセルアレイをビット線方向に二分し
て、組となる２対のビット線の内側、外側の関係を右半
分と左半分とで逆にしたものである。この実施例によっ
ても、先の実施例とほぼ同等の効果が得られる。
施例では、メモリセルアレイをビット線方向に二分し
て、組となる２対のビット線の内側、外側の関係を右半
分と左半分とで逆にしたものである。この実施例によっ
ても、先の実施例とほぼ同等の効果が得られる。
第８図は別の実施例のDRAMの要部構成である。この実
施例では、最初の２対のビット線については中間部で交
差させ、次の２対のビット線については1/4の点および3
/4の点の２点で交差させたものである。以下、同様の繰
返しとする。
施例では、最初の２対のビット線については中間部で交
差させ、次の２対のビット線については1/4の点および3
/4の点の２点で交差させたものである。以下、同様の繰
返しとする。
第９図は、この実施例での各ビット線間の結合の強さ
を結合容量Ｃを用いてまとめたものである。この実施例
でも、ビット線交差数は少なく、しかも通常の折返しビ
ット線構造に比べてノイズ低減が図られる。
を結合容量Ｃを用いてまとめたものである。この実施例
でも、ビット線交差数は少なく、しかも通常の折返しビ
ット線構造に比べてノイズ低減が図られる。
第10図は更に他の実施例のDRAMの要部構成である。こ
の実施例では、第７図の方式と第８図の方式を組合わせ
ている。
の実施例では、第７図の方式と第８図の方式を組合わせ
ている。
第11図はこの実施例での各ビット線間の結合の強さを
先の実施例と同様に結合容量Ｃを用いてまとめたもので
ある。この実施例によっても先の実施例と同様の効果が
得られる。
先の実施例と同様に結合容量Ｃを用いてまとめたもので
ある。この実施例によっても先の実施例と同様の効果が
得られる。
以上の実施例では、ビット線センスアンプをメモリセ
ルアレイの両側に配置した場合を説明したが、本発明は
これをメモリセルアレイの中間位置に設けた場合も有効
である。その場合、ビット線交差をビット線センスアン
プを構成するMOSトランジスタのゲート電極を利用して
格別な交差用配線を用いることなく実現することが可能
になる。
ルアレイの両側に配置した場合を説明したが、本発明は
これをメモリセルアレイの中間位置に設けた場合も有効
である。その場合、ビット線交差をビット線センスアン
プを構成するMOSトランジスタのゲート電極を利用して
格別な交差用配線を用いることなく実現することが可能
になる。
第12図はその構成原理を説明するための図である。第
１のビット線対BL,0▲▼を第２のビット線対BL1,
▲▼の間に挟み、且つ第１のビット線対BL0,▲
▼をその中央部で交差させる場合、図のようにこれ
らのビット線対BL0,▲▼に接続されるMOSトラン
ジスタのゲート電極11,12をそれぞれビット線の一部と
して用いる。そしてビット線▲▼をゲート電極12
上を這わせる。例えばゲート電極11,12を第１層多結晶
シリコン膜とし、ビット線を第２層多結晶シリコン膜と
した場合、第３層多結晶シリコン膜等を用いることな
く、２層の多結晶シリコン膜のみで交差配線が行われ
る。
１のビット線対BL,0▲▼を第２のビット線対BL1,
▲▼の間に挟み、且つ第１のビット線対BL0,▲
▼をその中央部で交差させる場合、図のようにこれ
らのビット線対BL0,▲▼に接続されるMOSトラン
ジスタのゲート電極11,12をそれぞれビット線の一部と
して用いる。そしてビット線▲▼をゲート電極12
上を這わせる。例えばゲート電極11,12を第１層多結晶
シリコン膜とし、ビット線を第２層多結晶シリコン膜と
した場合、第３層多結晶シリコン膜等を用いることな
く、２層の多結晶シリコン膜のみで交差配線が行われ
る。
第13図は、第12図とは逆に外側の第２のビット線対BL
1,▲▼を交差させる場合である。この場合も、こ
れら第２のビット線対BL1,▲▼に接続されるセン
スアンプのMOSトランジスタのゲート電極21,22をそれら
の配線の一部として用いて同様に交差配線を実現するこ
とができる。
1,▲▼を交差させる場合である。この場合も、こ
れら第２のビット線対BL1,▲▼に接続されるセン
スアンプのMOSトランジスタのゲート電極21,22をそれら
の配線の一部として用いて同様に交差配線を実現するこ
とができる。
第14図は、第１図のビット線構成の実施例に対して、
そのビット線センスアンプをビット線交差部に配置した
実施例を等価回路的に示したものである。第15図はその
具体的にレイアウトである。なおビット線センスアンプ
SAは、各ビット線対に対してｎチャネルMOSトランジス
タにより構成されたダイナミック型フリップフロップ
（NMOSセンスアンプ）とｐチャネルMOSトランジスタに
より構成されたダイナミック型フリップフロップ（PMOS
センスアンプ）とが設けられるが、ここではその一方の
PMOSセンスアンプPSAのみを示している。NMOSセンスア
ンプは、PMOSセンスアンプと並べてメモリセルアレイ内
に形成してもよいし、またPMOSセンスアンプとは離して
メモリセルアレイの両側に配置してもよい。図に示すよ
うに、第１のビット線対BL0,▲▼に接続されるPM
OSセンスアンプPSA0を構成する二つのMOSトランジスタT
r1,Tr2と、第２のビット線対BL1,▲▼に接続され
る二つのMOSトランジスタTr3,Tr4とがビット線方向に細
長いゲート電極をもってビット線方向に４段に並べて配
置されている。そして第２のビット線対BL1,▲▼
間に配置される第１のビット線対BL0,▲▼は、第
12図で説明した方式によってMOSトランジスタTr1とTr2
のゲート電極を利用して交差させている。次の二つのビ
ット線対BL2,▲▼,BL3,▲▼に接続されるP
MOSセンスアンプPSA2,PSA3についてもこれと反転したパ
ターンで同様の構成原理に従って配置される。以上の４
対分を基本パターンとしてワード線方向にこれが繰返し
配置される。従ってセンスアンプを構成するMOSトラン
ジスタは、ワード線方向には４本のビット線に一個の割
合いで配設されることになる。これにより、ビット線ピ
ッチが微細なものとなってもMOSトランジスタのレイア
ウトは比較的容易に行なえる。
そのビット線センスアンプをビット線交差部に配置した
実施例を等価回路的に示したものである。第15図はその
具体的にレイアウトである。なおビット線センスアンプ
SAは、各ビット線対に対してｎチャネルMOSトランジス
タにより構成されたダイナミック型フリップフロップ
（NMOSセンスアンプ）とｐチャネルMOSトランジスタに
より構成されたダイナミック型フリップフロップ（PMOS
センスアンプ）とが設けられるが、ここではその一方の
PMOSセンスアンプPSAのみを示している。NMOSセンスア
ンプは、PMOSセンスアンプと並べてメモリセルアレイ内
に形成してもよいし、またPMOSセンスアンプとは離して
メモリセルアレイの両側に配置してもよい。図に示すよ
うに、第１のビット線対BL0,▲▼に接続されるPM
OSセンスアンプPSA0を構成する二つのMOSトランジスタT
r1,Tr2と、第２のビット線対BL1,▲▼に接続され
る二つのMOSトランジスタTr3,Tr4とがビット線方向に細
長いゲート電極をもってビット線方向に４段に並べて配
置されている。そして第２のビット線対BL1,▲▼
間に配置される第１のビット線対BL0,▲▼は、第
12図で説明した方式によってMOSトランジスタTr1とTr2
のゲート電極を利用して交差させている。次の二つのビ
ット線対BL2,▲▼,BL3,▲▼に接続されるP
MOSセンスアンプPSA2,PSA3についてもこれと反転したパ
ターンで同様の構成原理に従って配置される。以上の４
対分を基本パターンとしてワード線方向にこれが繰返し
配置される。従ってセンスアンプを構成するMOSトラン
ジスタは、ワード線方向には４本のビット線に一個の割
合いで配設されることになる。これにより、ビット線ピ
ッチが微細なものとなってもMOSトランジスタのレイア
ウトは比較的容易に行なえる。
第16図および第17図は、第２図の実施例のビット線構
成に対して、ビット線センスアンプを中間部に配置した
実施例の等価回路的構成とそのレイアウトである。先の
実施例と対応する部分には同一符号を付して詳細な説明
は省く。この実施例では２対のビット線の外側を交差さ
せるが、これを第13図で説明した方式により、メモリセ
ルアレイの中央部に配置されるPMOSセンスアンプPSA1,P
SA3,…のMOSトランジスタのゲート電極を用いて実現し
ている。
成に対して、ビット線センスアンプを中間部に配置した
実施例の等価回路的構成とそのレイアウトである。先の
実施例と対応する部分には同一符号を付して詳細な説明
は省く。この実施例では２対のビット線の外側を交差さ
せるが、これを第13図で説明した方式により、メモリセ
ルアレイの中央部に配置されるPMOSセンスアンプPSA1,P
SA3,…のMOSトランジスタのゲート電極を用いて実現し
ている。
第18図および第19図は、第５図の実施例のビット線構
成に対して、ビット線センスアンプを中間部に配置した
実施例の等価回路的構成とそのレイアウトである。ここ
でも先の実施例と対応する部分には同一符号を付してあ
る。この実施例では２対のビット線の一方は外側を交差
させ、他方は内側を交差させているが、これを第12図と
第13図の方式を両方共利用して、メモリセルアレイの中
央部に配置されるPMOSセンスアンプPSA1,PSA2,…のMOS
トランジスタのゲート電極を用いて実現している。
成に対して、ビット線センスアンプを中間部に配置した
実施例の等価回路的構成とそのレイアウトである。ここ
でも先の実施例と対応する部分には同一符号を付してあ
る。この実施例では２対のビット線の一方は外側を交差
させ、他方は内側を交差させているが、これを第12図と
第13図の方式を両方共利用して、メモリセルアレイの中
央部に配置されるPMOSセンスアンプPSA1,PSA2,…のMOS
トランジスタのゲート電極を用いて実現している。
以上のようにして第14図〜第19図の実施例によれば、
ビット線交差部を交差のための特別の配線を設けること
なく実現することができ、ノイズ低減効果に加えてチッ
プサイズ縮小にとって大きい効果が得られる。
ビット線交差部を交差のための特別の配線を設けること
なく実現することができ、ノイズ低減効果に加えてチッ
プサイズ縮小にとって大きい効果が得られる。
［発明の効果］ 以上述べたように本発明によれば、２対のビット線に
ついてその一方を他方の間に挿入するようにし、かつい
ずれか一方をメモリセルアレイの中央部で交差させるこ
とによって、少ない交差数で、従ってチップ面積の増大
をもたらすことなく、高密度DRAMにおいて効果的にビッ
ト線間の結合容量による干渉ノイズを低減することがで
きる。
ついてその一方を他方の間に挿入するようにし、かつい
ずれか一方をメモリセルアレイの中央部で交差させるこ
とによって、少ない交差数で、従ってチップ面積の増大
をもたらすことなく、高密度DRAMにおいて効果的にビッ
ト線間の結合容量による干渉ノイズを低減することがで
きる。
第１図は本発明の第１の実施例にかかるDRAMの要部構成
を示す図、第２図はその最悪データ・パターンを示す
図、第３図は第２の実施例にかかるDRAMの要部構成を示
す図、第４図はその最悪データ・パターンを示す図、第
５図は第３の実施例にかかるDRAMの要部構成を示す図、
第６図はその最悪データ・パターンを示す図、第７図は
第４の実施例にかかるDRAMの要部構成を示す図、第８図
は第５の実施例にかかるDRAMの要部構成を示す図、第９
図はそのビット線間の結合関係を示す図、第10図は第６
の実施例にかかるDRAMの要部構成を示す図、第11図はそ
のビット線間の結合関係を示す図、第12図および第13図
は、ビット線交差をセンスアンプのMOSトランジスタの
ゲート電極を用いて実現する方式を説明するための図、
第14図はビット線センスアンプをビット線交差部に設け
る実施例のDRAMの要部構成を示す等価回路図、第15図は
そのレイアウト図、第16図はビット線交差部にセンスア
ンプを設ける他の実施例のDRAMの要部構成を示す等価回
路図、第17図はそのレイアウト図、第18図は同じくビッ
ト線センスアンプをビット線交差部に設ける他の実施例
のDRAMの要部構成を示す等価回路図、第19図はそのレイ
アウト図、第20図は同じくビット線センスアンプをビッ
ト線交差部に設ける更に他の実施例のDRAMの要部構成を
示す等価回路図、第21図はそのレイアウト図、第22図は
通常の折返しビット線構造DRAMのメモリセル構成を示す
図、第23図はそのビット線間の結合容量による干渉ノイ
ズを説明するための電圧波形図、第24図は第１図と電気
的に等価な他の実施例を示す図、第25図は第３図と電気
的に等価な他の実施例を示す図、第26図は第５図と電気
的に等価な他の実施例を示す図である。 BL,▲▼（BL0,▲▼,BL1,▲▼，…）
……ビット線、WL（WL0,WL1,…）……ワード線、Ｍ……
メモリセル、SA（SA0,SA2,…）……ビット線センスアン
プ、11,12,21,22……ゲート電極、Tr（Tr1,Tr2,…）…
…センスアンプMOSトランジスタ。
を示す図、第２図はその最悪データ・パターンを示す
図、第３図は第２の実施例にかかるDRAMの要部構成を示
す図、第４図はその最悪データ・パターンを示す図、第
５図は第３の実施例にかかるDRAMの要部構成を示す図、
第６図はその最悪データ・パターンを示す図、第７図は
第４の実施例にかかるDRAMの要部構成を示す図、第８図
は第５の実施例にかかるDRAMの要部構成を示す図、第９
図はそのビット線間の結合関係を示す図、第10図は第６
の実施例にかかるDRAMの要部構成を示す図、第11図はそ
のビット線間の結合関係を示す図、第12図および第13図
は、ビット線交差をセンスアンプのMOSトランジスタの
ゲート電極を用いて実現する方式を説明するための図、
第14図はビット線センスアンプをビット線交差部に設け
る実施例のDRAMの要部構成を示す等価回路図、第15図は
そのレイアウト図、第16図はビット線交差部にセンスア
ンプを設ける他の実施例のDRAMの要部構成を示す等価回
路図、第17図はそのレイアウト図、第18図は同じくビッ
ト線センスアンプをビット線交差部に設ける他の実施例
のDRAMの要部構成を示す等価回路図、第19図はそのレイ
アウト図、第20図は同じくビット線センスアンプをビッ
ト線交差部に設ける更に他の実施例のDRAMの要部構成を
示す等価回路図、第21図はそのレイアウト図、第22図は
通常の折返しビット線構造DRAMのメモリセル構成を示す
図、第23図はそのビット線間の結合容量による干渉ノイ
ズを説明するための電圧波形図、第24図は第１図と電気
的に等価な他の実施例を示す図、第25図は第３図と電気
的に等価な他の実施例を示す図、第26図は第５図と電気
的に等価な他の実施例を示す図である。 BL,▲▼（BL0,▲▼,BL1,▲▼，…）
……ビット線、WL（WL0,WL1,…）……ワード線、Ｍ……
メモリセル、SA（SA0,SA2,…）……ビット線センスアン
プ、11,12,21,22……ゲート電極、Tr（Tr1,Tr2,…）…
…センスアンプMOSトランジスタ。
フロントページの続き (72)発明者 高島 大三郎 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 昭55−42344（ＪＰ，Ａ) 特開 昭63−241788（ＪＰ，Ａ)
Claims (3)
- 【請求項１】複数のビット線と、 前記複数のビット線に交差する複数のワード線と、 前記ワード線と前記ビット線の交差する交点位置に、選
択的に配設されるメモリセルからなるメモリセルアレイ
構成と、 前記メモリセルアレイ構成中に設けられた第１、第２、
第３、及び第４のビット線と 前記第１、前記第２、前記第３、及び前記第４のビット
線を前記第１、前記第２、前記第３、及び前記第４のビ
ット線順に配設した第１の領域と、 前記第１、前記第２、前記第３、及び前記第４のビット
線を前記第２、前記第４、前記第１、及び第３のビット
線順に配設した第２の領域と、 前記第１の領域、及び前記第２の領域とそれらを接続す
る第１の交差部とからなる第１の構成と、 前記、第１及び第４のビット線に接続される第１のセン
スアンプと、 前記、第２及び第３のビット線に接続される第２のセン
スアンプとを有することを特徴とする半導体記憶装置。 - 【請求項２】前記第１の構成をＮ個ビット線長手方向に
配設し接続してなる第２の構成と、 前記第１の構成を2N個ビット線長手方向に配設し接続し
てなる第３の構成と、 前記第２の構成及び第３の構成をワード線長手方向に並
列に配設したことを 特徴とする請求項１の半導体記憶装置。 - 【請求項３】前記第１の構成において第１の領域、及び
前記第２の領域の長手方向の長さが、 およそ等しいことを特徴とする請求項１乃至請求項２の
半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01002452A JP3083094B2 (ja) | 1989-01-09 | 1989-01-09 | ダイナミック型半導体記憶装置 |
| US07/461,121 US5144583A (en) | 1989-01-09 | 1990-01-04 | Dynamic semiconductor memory device with twisted bit-line structure |
| KR1019900000195A KR940009285B1 (ko) | 1988-01-09 | 1990-01-09 | 다이내믹형 반도체기억장치 |
| DE4000429A DE4000429C2 (de) | 1989-01-09 | 1990-01-09 | Dram |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01002452A JP3083094B2 (ja) | 1989-01-09 | 1989-01-09 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02183489A JPH02183489A (ja) | 1990-07-18 |
| JP3083094B2 true JP3083094B2 (ja) | 2000-09-04 |
Family
ID=11529677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01002452A Expired - Lifetime JP3083094B2 (ja) | 1988-01-09 | 1989-01-09 | ダイナミック型半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3083094B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03171662A (ja) * | 1989-11-29 | 1991-07-25 | Sharp Corp | 信号線システム |
| KR100292170B1 (ko) * | 1991-06-25 | 2001-06-01 | 사와무라 시코 | 반도체기억장치 |
| JP4677167B2 (ja) | 2002-09-20 | 2011-04-27 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Ｄｒａｍ回路とその動作方法 |
| US7274612B2 (en) | 2003-09-19 | 2007-09-25 | International Business Machines Corporation | DRAM circuit and its operation method |
| JP5434127B2 (ja) | 2009-02-20 | 2014-03-05 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
-
1989
- 1989-01-09 JP JP01002452A patent/JP3083094B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02183489A (ja) | 1990-07-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090630 Year of fee payment: 9 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090630 Year of fee payment: 9 |