JPH07202021A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07202021A JPH07202021A JP5351049A JP35104993A JPH07202021A JP H07202021 A JPH07202021 A JP H07202021A JP 5351049 A JP5351049 A JP 5351049A JP 35104993 A JP35104993 A JP 35104993A JP H07202021 A JPH07202021 A JP H07202021A
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- JP
- Japan
- Prior art keywords
- bit line
- folded
- sense amplifier
- bit lines
- open
- Prior art date
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Abstract
(57)【要約】
【目的】 フォールデッドＢＬ方式よりメモリセル面積
を縮小することができ、オープンＢＬ方式よりもセンス
アンプの設計ルールを緩和することができ、かつビット
線間のノイズを低減し得るＤＲＡＭを提供すること。 【構成】 ＷＬとＢＬとの交点の２／３にセルを配置し
たセルアレイを複数個配設してなり、アレイ内のＢＬの
２／３は複数のＢＬ対を形成しアレイ端でＳＡに接続さ
れてフォールデッドＢＬ構成をなし、アレイ内のＢＬの
残り１／３は、フォールデッドＢＬ構成をなすビット線
対のうちの参照ＢＬを共用してビット線対を形成し、Ｓ
Ａ動作前まではフォールデッドＢＬ構成をなし、ＳＡ動
作後のリストア動作時には、アレイとＳＡを介して隣接
する他のアレイ内のＢＬの１／３とビット線対を形成
し、オープンＢＬ構成をなすＤＲＡＭにおいて、アレイ
内のＢＬは３本で組をなし、アレイを３分割した位置で
２本を交差させることを特徴とする。
を縮小することができ、オープンＢＬ方式よりもセンス
アンプの設計ルールを緩和することができ、かつビット
線間のノイズを低減し得るＤＲＡＭを提供すること。 【構成】 ＷＬとＢＬとの交点の２／３にセルを配置し
たセルアレイを複数個配設してなり、アレイ内のＢＬの
２／３は複数のＢＬ対を形成しアレイ端でＳＡに接続さ
れてフォールデッドＢＬ構成をなし、アレイ内のＢＬの
残り１／３は、フォールデッドＢＬ構成をなすビット線
対のうちの参照ＢＬを共用してビット線対を形成し、Ｓ
Ａ動作前まではフォールデッドＢＬ構成をなし、ＳＡ動
作後のリストア動作時には、アレイとＳＡを介して隣接
する他のアレイ内のＢＬの１／３とビット線対を形成
し、オープンＢＬ構成をなすＤＲＡＭにおいて、アレイ
内のＢＬは３本で組をなし、アレイを３分割した位置で
２本を交差させることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミック型半導体
記憶装置（ＤＲＡＭ）に係わり、特にセンスアンプ方式
の改良をはかったＤＲＡＭに関する。
記憶装置（ＤＲＡＭ）に係わり、特にセンスアンプ方式
の改良をはかったＤＲＡＭに関する。
【０００２】
【従来の技術】近年、１トランジスタ／１キャパシタの
メモリセル構造を持つＤＲＡＭは、メモリセル構造の改
良と微細加工技術の進歩により著しく高集積化が進んで
おり、ビット線やワード線等の配線、トランジスタの設
計ルールも縮小している。このＤＲＡＭにおけるセンス
アンプ方式としては、１６Ｋビットまではオープン・ビ
ットライン方式（Open Bit Line ：以後オープンＢＬ方
式と記す）が用いられ、１６Ｋビット〜現在の６４Ｍビ
ットまでの世代ではフォールデッド・ビットライン方式
（Folded Bit Line ：以後フォールデッドＢＬ方式と記
す）が用いられているのが現状である。
メモリセル構造を持つＤＲＡＭは、メモリセル構造の改
良と微細加工技術の進歩により著しく高集積化が進んで
おり、ビット線やワード線等の配線、トランジスタの設
計ルールも縮小している。このＤＲＡＭにおけるセンス
アンプ方式としては、１６Ｋビットまではオープン・ビ
ットライン方式（Open Bit Line ：以後オープンＢＬ方
式と記す）が用いられ、１６Ｋビット〜現在の６４Ｍビ
ットまでの世代ではフォールデッド・ビットライン方式
（Folded Bit Line ：以後フォールデッドＢＬ方式と記
す）が用いられているのが現状である。
【０００３】従来のオープンＢＬ方式とフォールデッド
ＢＬ方式の構成を、図９，１０に示す。図９はフォール
デッドＢＬ方式、図１０はオープンＢＬ方式であり、Ｓ
Ａはセンスアンプ、ＷＬはワード線、ＢＬはビット線、
ＭＣはメモリセルを示している。
ＢＬ方式の構成を、図９，１０に示す。図９はフォール
デッドＢＬ方式、図１０はオープンＢＬ方式であり、Ｓ
Ａはセンスアンプ、ＷＬはワード線、ＢＬはビット線、
ＭＣはメモリセルを示している。
【０００４】オープンＢＬ方式は、ビット線とワード線
の交点の全てにメモリセルを配置できるため、メモリセ
ル部の面積を縮小できる利点があるが、ビット線が２つ
のセルアレイ間に渡るため、センスアンプをビット線幅
に１個配置する必要があり、センスアンプ部のレイアウ
トが非常に困難である。図１０に示すように、セルアレ
イ間で交互にセンスアンプを配置しても（リラックス・
オープンＢＬ方式）、ビット数２本に１個のセンスアン
プが必要となり、センスアンプ部の設計ルールが厳しく
なる問題点があった。
の交点の全てにメモリセルを配置できるため、メモリセ
ル部の面積を縮小できる利点があるが、ビット線が２つ
のセルアレイ間に渡るため、センスアンプをビット線幅
に１個配置する必要があり、センスアンプ部のレイアウ
トが非常に困難である。図１０に示すように、セルアレ
イ間で交互にセンスアンプを配置しても（リラックス・
オープンＢＬ方式）、ビット数２本に１個のセンスアン
プが必要となり、センスアンプ部の設計ルールが厳しく
なる問題点があった。
【０００５】これに対して６４ＫビットＤＲＡＭ時代か
ら現在まで主流のフォールデッドＢＬ方式は、ワード線
とビット線の交点のうちの半分にしかメモリセルがな
く、１つのセルアレイ内でビット線対を構成するため、
図９に示すようにセルアレイの両端に交互にセンスアン
プを配置することにより（ダブル・フォールデッドＢＬ
方式）、ビット線４本に１個のセンスアンプがあればよ
い。このため、センスアンプピッチを大幅に改善でき、
設計ルールのきついセンスアンプ部を容易にレイアウト
することができ、広くＤＲＡＭに用いられてきた。
ら現在まで主流のフォールデッドＢＬ方式は、ワード線
とビット線の交点のうちの半分にしかメモリセルがな
く、１つのセルアレイ内でビット線対を構成するため、
図９に示すようにセルアレイの両端に交互にセンスアン
プを配置することにより（ダブル・フォールデッドＢＬ
方式）、ビット線４本に１個のセンスアンプがあればよ
い。このため、センスアンプピッチを大幅に改善でき、
設計ルールのきついセンスアンプ部を容易にレイアウト
することができ、広くＤＲＡＭに用いられてきた。
【０００６】しかしながら、フォールデッドＢＬ方式で
は、ワード線とビット線の交点の半分にしかメモリセル
を配置できず、メモリセル部の面積が大きくなってチッ
プサイズが拡大する問題がある。特に、６４Ｍビット，
２５６Ｍビット以上のＤＲＡＭにおいて、ＤＲＡＭの製
造での困難さから容易に設計ルールを縮小することが不
可能となってきており、現在のフォールデッドＢＬ方式
では、オープンＢＬ方式に比べてメモリセル部の縮小が
困難であることが大きな問題となっている。
は、ワード線とビット線の交点の半分にしかメモリセル
を配置できず、メモリセル部の面積が大きくなってチッ
プサイズが拡大する問題がある。特に、６４Ｍビット，
２５６Ｍビット以上のＤＲＡＭにおいて、ＤＲＡＭの製
造での困難さから容易に設計ルールを縮小することが不
可能となってきており、現在のフォールデッドＢＬ方式
では、オープンＢＬ方式に比べてメモリセル部の縮小が
困難であることが大きな問題となっている。
【０００７】
【発明が解決しようとする課題】このように従来のＤＲ
ＡＭにおいては、オープンＢＬ方式はメモリセル面積は
小さいがセンスアンプの設計ルールが非常に厳しく、セ
ンスアンプの配置が困難である問題点があり、一方フォ
ールデッドＢＬ方式はセンスアンプの設計ルールは大幅
に緩和できるが、メモリセル面積が大きくチップサイズ
が大きくなる問題点があった。
ＡＭにおいては、オープンＢＬ方式はメモリセル面積は
小さいがセンスアンプの設計ルールが非常に厳しく、セ
ンスアンプの配置が困難である問題点があり、一方フォ
ールデッドＢＬ方式はセンスアンプの設計ルールは大幅
に緩和できるが、メモリセル面積が大きくチップサイズ
が大きくなる問題点があった。
【０００８】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、フォールデッドＢＬ方
式に比べメモリセル面積を縮小することができ、かつオ
ープンＢＬ方式に比べセンスアンプの設計ルールを緩和
することができ、メモリセル面積の縮小，センスアンプ
の設計ルールの緩和という２つの要望を同時に達成する
ことができ、さらにビット線間のノイズを低減し得る半
導体記憶装置を提供することにある。
ので、その目的とするところは、フォールデッドＢＬ方
式に比べメモリセル面積を縮小することができ、かつオ
ープンＢＬ方式に比べセンスアンプの設計ルールを緩和
することができ、メモリセル面積の縮小，センスアンプ
の設計ルールの緩和という２つの要望を同時に達成する
ことができ、さらにビット線間のノイズを低減し得る半
導体記憶装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明の骨子は、オープ
ンＢＬ方式とフォールデッドＢＬ方式を最適に組み合わ
せることによって、それぞれの特徴を生かしたＤＲＡＭ
を構成すると共に、ビット線間ノイズを低減するため
に、ビット線のツイスト構造を採用することにある。
ンＢＬ方式とフォールデッドＢＬ方式を最適に組み合わ
せることによって、それぞれの特徴を生かしたＤＲＡＭ
を構成すると共に、ビット線間ノイズを低減するため
に、ビット線のツイスト構造を採用することにある。
【００１０】即ち本発明は、複数本のワード線と複数本
のビット線との交点の２／３にメモリセルを配置したセ
ルアレイを複数個配設してなり、セルアレイ内の複数本
のビット線の２／３は、複数のビット線対を形成してセ
ルアレイ端でセンスアンプ部に接続され、フォールデッ
ド・ビット線構成をなし、セルアレイ内の複数本のビッ
ト線の残りの１／３は、フォールデッド・ビット線構成
をなすビット線対のうちのリファレンス側のビット線を
共用してビット線対を形成し、センスアンプ動作前まで
はフォールデッド・ビット線構成をなし、センスアンプ
動作後のメモリセルにデータを再書込みするリストア動
作時には、セルアレイとセンスアンプを介して隣接する
他のセルアレイ内の複数のビット線の１／３とビット線
対を形成し、オープン・ビット線構成をなすようにした
ダイナミック型の半導体記憶装置において、セルアレイ
内のビット線は、３本で組をなし、セルアレイを３の倍
数で分割した位置で、３本の組のうちの２本を交差させ
てなることを特徴とする。
のビット線との交点の２／３にメモリセルを配置したセ
ルアレイを複数個配設してなり、セルアレイ内の複数本
のビット線の２／３は、複数のビット線対を形成してセ
ルアレイ端でセンスアンプ部に接続され、フォールデッ
ド・ビット線構成をなし、セルアレイ内の複数本のビッ
ト線の残りの１／３は、フォールデッド・ビット線構成
をなすビット線対のうちのリファレンス側のビット線を
共用してビット線対を形成し、センスアンプ動作前まで
はフォールデッド・ビット線構成をなし、センスアンプ
動作後のメモリセルにデータを再書込みするリストア動
作時には、セルアレイとセンスアンプを介して隣接する
他のセルアレイ内の複数のビット線の１／３とビット線
対を形成し、オープン・ビット線構成をなすようにした
ダイナミック型の半導体記憶装置において、セルアレイ
内のビット線は、３本で組をなし、セルアレイを３の倍
数で分割した位置で、３本の組のうちの２本を交差させ
てなることを特徴とする。
【００１１】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。 (1) セルアレイ内のビット線は、１／３に分割された各
位置で３本のうち２本が交差され、各々のビット線はそ
れぞれ２回交差されること。 (2) セルアレイ内のビット線は、１／６に分割された各
位置で３本のうち２本が交差され、各々のビット線はそ
れぞれ４回交差されること。
は、次のものがあげられる。 (1) セルアレイ内のビット線は、１／３に分割された各
位置で３本のうち２本が交差され、各々のビット線はそ
れぞれ２回交差されること。 (2) セルアレイ内のビット線は、１／６に分割された各
位置で３本のうち２本が交差され、各々のビット線はそ
れぞれ４回交差されること。
【００１２】
【作用】本発明によれば、ビット線とワード線の交点の
数とメモリセルの数が等しいオープンＢＬ方式と、交点
の数の半分のメモリセル数のフォールデッドＢＬ方式の
組み合わせにより、メモリセルの数はオープンＢＬ方式
よりは少ないものの、フォールデッドＢＬ方式よりも多
くできるので、従来のフォールデッドＢＬ方式よりセル
面積が大幅に縮小できる。さらに、センスアンプ部のビ
ット線間方向のピッチに関しては、最大でビット線２本
に１個しか配置できないオープンＢＬ方式よりもピッチ
が緩和でき、最大でビット線４本に１個しか配置しなく
てもよいフォールデッドＢＬ方式より厳しいが、オープ
ンＢＬ方式と比べると大幅にセンスアンプ部の設計ルー
ルは緩和できる。
数とメモリセルの数が等しいオープンＢＬ方式と、交点
の数の半分のメモリセル数のフォールデッドＢＬ方式の
組み合わせにより、メモリセルの数はオープンＢＬ方式
よりは少ないものの、フォールデッドＢＬ方式よりも多
くできるので、従来のフォールデッドＢＬ方式よりセル
面積が大幅に縮小できる。さらに、センスアンプ部のビ
ット線間方向のピッチに関しては、最大でビット線２本
に１個しか配置できないオープンＢＬ方式よりもピッチ
が緩和でき、最大でビット線４本に１個しか配置しなく
てもよいフォールデッドＢＬ方式より厳しいが、オープ
ンＢＬ方式と比べると大幅にセンスアンプ部の設計ルー
ルは緩和できる。
【００１３】また、ビット線２本に１個のセンスアンプ
を配置するオープンＢＬ方式（リラックス・オープンＢ
Ｌ方式）は、元来のビット線１本に１個のセンスアンプ
を配置する非常にセンスアンプピッチの厳しいオープン
ＢＬ方式に比べ、セルアレイの数が増大する欠点があっ
たが、本方式はセルアレイ数の増加もなしにリラックス
・オープンＢＬ方式より大きいセンスアンプピッチとな
る。このように本発明では、従来のオープンＢＬ方式と
フォールデッドＢＬ方式の各々の最大の欠点を克服し、
かつ各々の最大の長所を生かすことが可能となる。
を配置するオープンＢＬ方式（リラックス・オープンＢ
Ｌ方式）は、元来のビット線１本に１個のセンスアンプ
を配置する非常にセンスアンプピッチの厳しいオープン
ＢＬ方式に比べ、セルアレイの数が増大する欠点があっ
たが、本方式はセルアレイ数の増加もなしにリラックス
・オープンＢＬ方式より大きいセンスアンプピッチとな
る。このように本発明では、従来のオープンＢＬ方式と
フォールデッドＢＬ方式の各々の最大の欠点を克服し、
かつ各々の最大の長所を生かすことが可能となる。
【００１４】また本発明によれば、ビット線３本で２つ
のＢＬ対をなす、即ちビット線３本で２つのセンスアン
プにつながるセルアレイにおいて、セルアレイと３分割
した位置で３本のうちの２本を交差させることで、３本
の組内で考えると、３本内のどの２本が組をなしてフォ
ールデッドＢＬになっても、残り１本から同じＢＬ−Ｂ
Ｌ容量結合を持つため、残り１本からのＢＬ−ＢＬ間ノ
イズはキャンセルされる。
のＢＬ対をなす、即ちビット線３本で２つのセンスアン
プにつながるセルアレイにおいて、セルアレイと３分割
した位置で３本のうちの２本を交差させることで、３本
の組内で考えると、３本内のどの２本が組をなしてフォ
ールデッドＢＬになっても、残り１本から同じＢＬ−Ｂ
Ｌ容量結合を持つため、残り１本からのＢＬ−ＢＬ間ノ
イズはキャンセルされる。
【００１５】つまり、選択したワード線の位置により参
照ビット線の位置が３本内のどこに来ても、ビット線３
本内の２つのＢＬ対は残り１本より同じノイズが乗り、
従来のフォールデッドＢＬ方式よりノイズが低減でき
る。さらに、６分割した場合は３本の組と隣接する両側
の２つの３本の組内のＢＬからのノイズでも、３本の組
内のＢＬ対は同じ容量結合を受けるＢＬを作ることがで
き、ノイズは従来のフォールデッドＢＬより半減でき
る。
照ビット線の位置が３本内のどこに来ても、ビット線３
本内の２つのＢＬ対は残り１本より同じノイズが乗り、
従来のフォールデッドＢＬ方式よりノイズが低減でき
る。さらに、６分割した場合は３本の組と隣接する両側
の２つの３本の組内のＢＬからのノイズでも、３本の組
内のＢＬ対は同じ容量結合を受けるＢＬを作ることがで
き、ノイズは従来のフォールデッドＢＬより半減でき
る。
【００１６】
【実施例】実施例を説明する前に、本発明の基本となる
構成について説明する。
構成について説明する。
【００１７】フォールデッドＢＬ方式に比べメモリセル
面積を縮小することができ、かつオープンＢＬ方式に比
べセンスアンプの設計ルールを緩和することができ、メ
モリセル面積の縮小、センスアンプ設計ルールの緩和と
いう２つの要望を同時に達成するために本発明者らは、
以下に示す新たな構成の半導体記憶装置を既に提案して
いる（特願平５−２２９２１５号）。
面積を縮小することができ、かつオープンＢＬ方式に比
べセンスアンプの設計ルールを緩和することができ、メ
モリセル面積の縮小、センスアンプ設計ルールの緩和と
いう２つの要望を同時に達成するために本発明者らは、
以下に示す新たな構成の半導体記憶装置を既に提案して
いる（特願平５−２２９２１５号）。
【００１８】これは、複数本のワード線と複数本のビッ
ト線との交点位置に選択的にメモリセルを配置したセル
アレイを複数個配設してなるダイナミック型の半導体記
憶装置において、第１のセルアレイの複数のビット線の
一部は、複数のビット線対を形成して第１のセルアレイ
端でセンスアンプ部と接続され、フォールデッド・ビッ
トライン構成をなし、第１のセルアレイの複数のビット
線の残りは、フォールデッド・ビットライン構成をなす
ビット線対のうちのリファレンス側のビット線と共用し
てビット線対を形成し、センスアンプ動作前までフォー
ルデッド・ビットライン構成をなし、センスアンプ動作
後のメモリセルにデータを再書込みするリストア動作時
には、第１のセルアレイにセンスアンプ部を介して隣接
する第２のセルアレイの複数のビット線の一部と２本で
組を形成してオープン・ビットライン構成をなすことを
特徴とするものである。
ト線との交点位置に選択的にメモリセルを配置したセル
アレイを複数個配設してなるダイナミック型の半導体記
憶装置において、第１のセルアレイの複数のビット線の
一部は、複数のビット線対を形成して第１のセルアレイ
端でセンスアンプ部と接続され、フォールデッド・ビッ
トライン構成をなし、第１のセルアレイの複数のビット
線の残りは、フォールデッド・ビットライン構成をなす
ビット線対のうちのリファレンス側のビット線と共用し
てビット線対を形成し、センスアンプ動作前までフォー
ルデッド・ビットライン構成をなし、センスアンプ動作
後のメモリセルにデータを再書込みするリストア動作時
には、第１のセルアレイにセンスアンプ部を介して隣接
する第２のセルアレイの複数のビット線の一部と２本で
組を形成してオープン・ビットライン構成をなすことを
特徴とするものである。
【００１９】この構成により、メモリセルの数はオープ
ンＢＬ方式よりは少ないものの、フォールデッドＢＬ方
式よりも多くできるので、従来のフォールデッドＢＬ方
式よりセル面積が大幅に縮小できる。さらに、センスア
ンプ部のビット線間方向のピッチに関しては、最大でビ
ット線２本に１個しか配置できないオープンＢＬ方式よ
りもピッチが緩和でき、最大でビット線４本に１個しか
配置しなくてもよいフォールデッドＢＬ方式より厳しい
が、オープンＢＬ方式と比べると大幅にセンスアンプ部
の設計ルールは緩和できる。
ンＢＬ方式よりは少ないものの、フォールデッドＢＬ方
式よりも多くできるので、従来のフォールデッドＢＬ方
式よりセル面積が大幅に縮小できる。さらに、センスア
ンプ部のビット線間方向のピッチに関しては、最大でビ
ット線２本に１個しか配置できないオープンＢＬ方式よ
りもピッチが緩和でき、最大でビット線４本に１個しか
配置しなくてもよいフォールデッドＢＬ方式より厳しい
が、オープンＢＬ方式と比べると大幅にセンスアンプ部
の設計ルールは緩和できる。
【００２０】上記提案における回路構成及び駆動信号を
図５、図６に示す（特願平５−２２９２１５号の図８、
図９と同じ）。この提案では、読出し時はフォールデッ
ドＢＬ方式となるので、読出し時にはオープンＢＬ特有
のワード線を介したノイズは起こらず、フォールデッド
ＢＬの長所である非選択ＷＬを介したノイズをキャンセ
ルできる方式と同じになりノイズの低減がはかれる。
図５、図６に示す（特願平５−２２９２１５号の図８、
図９と同じ）。この提案では、読出し時はフォールデッ
ドＢＬ方式となるので、読出し時にはオープンＢＬ特有
のワード線を介したノイズは起こらず、フォールデッド
ＢＬの長所である非選択ＷＬを介したノイズをキャンセ
ルできる方式と同じになりノイズの低減がはかれる。
【００２１】しかしながら、次のような問題点がある。
ＤＲＡＭ高密度化により、ビット線間（ＢＬ−ＢＬ間）
の容量の増大に伴うビット線間ノイズがクローズアップ
されてきた（例えば、H.Hidaka "Twisted Bitline,Arch
itecture for Multi-MegabitDRAM's" IEEE Journal of
Solid-State Circuits vol.24,No.1 pp.21-27,1989Fe
b.）。
ＤＲＡＭ高密度化により、ビット線間（ＢＬ−ＢＬ間）
の容量の増大に伴うビット線間ノイズがクローズアップ
されてきた（例えば、H.Hidaka "Twisted Bitline,Arch
itecture for Multi-MegabitDRAM's" IEEE Journal of
Solid-State Circuits vol.24,No.1 pp.21-27,1989Fe
b.）。
【００２２】図５の構成におけるＢＬ−ＢＬ間ノイズ例
を考えてみる。図７に、図５の読出し時のフォールデッ
ドＢＬ構成時の簡易化した図を示す。
を考えてみる。図７に、図５の読出し時のフォールデッ
ドＢＬ構成時の簡易化した図を示す。
【００２３】センスアンプＳＡ0 に注目するとＢＬ対
（ＢＬ1 ，ＢＬ2 ）において、ＢＬ1はＢＬ0 よりＢＬ
−ＢＬ間容量をＣBB、読出し信号をＶs とすると＋ＣBB
Ｖs のノイズを受け、ＢＬ2 はＢＬ1 とＢＬ9 から−２
ＣBBＶs のノイズを受け最大３ＣBBＶs のノイズを受け
る。これに対して、従来のフォールデッドＢＬ方式、リ
ラックスドオープンＢＬ方式のＢＬ−ＢＬ間ノイズは、
図９，図１０より最大２ＣBBＶs となる。
（ＢＬ1 ，ＢＬ2 ）において、ＢＬ1はＢＬ0 よりＢＬ
−ＢＬ間容量をＣBB、読出し信号をＶs とすると＋ＣBB
Ｖs のノイズを受け、ＢＬ2 はＢＬ1 とＢＬ9 から−２
ＣBBＶs のノイズを受け最大３ＣBBＶs のノイズを受け
る。これに対して、従来のフォールデッドＢＬ方式、リ
ラックスドオープンＢＬ方式のＢＬ−ＢＬ間ノイズは、
図９，図１０より最大２ＣBBＶs となる。
【００２４】図５の構成は、読出しがフォールデッドＢ
Ｌ方式となるのでオープンＢＬ方式固有のワード線，プ
レート，基板等を介したノイズは低減されるが、逆にＢ
Ｌ−ＢＬ間ノイズは従来比１．５倍にもなってしまう。
さらに悪いことには、選択したワード線ＷＬの位置によ
り、参照ビット線の位置が動いてしまうので、図８に示
すようなビット線を２n （ｎは自然数）で分割し、ビッ
ト線ＢＬをツイストすることによりノイズを低減する方
法が適用できない。また、ビット線３本で組をなしてい
る点でも、従来のツイスト法が適用できない問題点があ
った。
Ｌ方式となるのでオープンＢＬ方式固有のワード線，プ
レート，基板等を介したノイズは低減されるが、逆にＢ
Ｌ−ＢＬ間ノイズは従来比１．５倍にもなってしまう。
さらに悪いことには、選択したワード線ＷＬの位置によ
り、参照ビット線の位置が動いてしまうので、図８に示
すようなビット線を２n （ｎは自然数）で分割し、ビッ
ト線ＢＬをツイストすることによりノイズを低減する方
法が適用できない。また、ビット線３本で組をなしてい
る点でも、従来のツイスト法が適用できない問題点があ
った。
【００２５】本発明は、新たなビット線ツイスト方式を
考えてこの問題をも解決したものである。以下、本発明
の実施例を図面を参照して説明する。 （実施例１）図１は、本発明の第１の実施例に係わるＤ
ＲＡＭの回路構成を示す図であり、２つのアレイ（Ａ，
Ｂ）の例を示している。なお、本実施例の動作波形は図
６と同様であるので省略する。
考えてこの問題をも解決したものである。以下、本発明
の実施例を図面を参照して説明する。 （実施例１）図１は、本発明の第１の実施例に係わるＤ
ＲＡＭの回路構成を示す図であり、２つのアレイ（Ａ，
Ｂ）の例を示している。なお、本実施例の動作波形は図
６と同様であるので省略する。
【００２６】図１において、ＷA0〜ＷA2，ＷB0〜ＷB2は
ワード線、ＳＡはセンスアンプ、φA1，φA0.2，φAE，
φBE，φB1.2，φB0，φC0，φC1.2，φCE，φDE，φ
D0.2，φD1，φY1，φY0.2，φYE，φX1，φX0.2，φXE
はクロック、ＢＬA ，／ＢＬA，ＢＬB ，／ＢＬB ，Ｂ
Ｌ0 〜ＢＬ17，ＢＬA ，ＢＬA ，ＢＬB ，ＢＬB はビッ
ト線である。
ワード線、ＳＡはセンスアンプ、φA1，φA0.2，φAE，
φBE，φB1.2，φB0，φC0，φC1.2，φCE，φDE，φ
D0.2，φD1，φY1，φY0.2，φYE，φX1，φX0.2，φXE
はクロック、ＢＬA ，／ＢＬA，ＢＬB ，／ＢＬB ，Ｂ
Ｌ0 〜ＢＬ17，ＢＬA ，ＢＬA ，ＢＬB ，ＢＬB はビッ
ト線である。
【００２７】アレイＢの右端、アレイＡの左端はフォー
ルデッドＢＬ方式のセンスアンプ（ＳＡ）で、アレイＢ
の右端のＳＡはさらに右のセルアレイとＳＡを共有して
いるシェアドＳＡ方式であり、アレイＡの左端のＳＡは
さらに左のセルアレイとＳＡを共有しているシェアドＳ
Ａ方式である。
ルデッドＢＬ方式のセンスアンプ（ＳＡ）で、アレイＢ
の右端のＳＡはさらに右のセルアレイとＳＡを共有して
いるシェアドＳＡ方式であり、アレイＡの左端のＳＡは
さらに左のセルアレイとＳＡを共有しているシェアドＳ
Ａ方式である。
【００２８】アレイＡ，Ｂ間のセンスアンプは、アレイ
Ｂのワード線が選択された場合は、３本１組のビット線
のうちメモリセルがある１本のビット線と、残りフォー
ルデッドＢＬを組むビット線対のうちリファレンス側の
ビット線を同時に参照ビット線として対を組み、フォー
ルデッドＢＬとしてＳＡ動作する。メモリセルにデータ
を再書込みする場合、参照ビット線を切り離し、アレイ
Ａの３本のビット線対のうちの１本と逆にペアを組みオ
ープンＢＬ方式として動作する。この動作により、読出
し時にはオープンＢＬ特有のワード線を介したノイズは
起こらず、フォールデッドＢＬの長所である非選択ワー
ド線を介したノイズをキャンセルできる方式と同じにな
りノイズの低減がはかれる。
Ｂのワード線が選択された場合は、３本１組のビット線
のうちメモリセルがある１本のビット線と、残りフォー
ルデッドＢＬを組むビット線対のうちリファレンス側の
ビット線を同時に参照ビット線として対を組み、フォー
ルデッドＢＬとしてＳＡ動作する。メモリセルにデータ
を再書込みする場合、参照ビット線を切り離し、アレイ
Ａの３本のビット線対のうちの１本と逆にペアを組みオ
ープンＢＬ方式として動作する。この動作により、読出
し時にはオープンＢＬ特有のワード線を介したノイズは
起こらず、フォールデッドＢＬの長所である非選択ワー
ド線を介したノイズをキャンセルできる方式と同じにな
りノイズの低減がはかれる。
【００２９】さらに、オープンＢＬ方式でリストアする
ために、通常のリストア，ビット線のイコライズが可能
となる。同様に、アレイＡのワード線が選択されても、
読出し時はアレイＡのビット線をリファレンスとして、
書き込み時はアレイＢのビット線とアレイＡのビット線
が対となり、オープンＢＬ方式と同様にリストアでき
る。
ために、通常のリストア，ビット線のイコライズが可能
となる。同様に、アレイＡのワード線が選択されても、
読出し時はアレイＡのビット線をリファレンスとして、
書き込み時はアレイＢのビット線とアレイＡのビット線
が対となり、オープンＢＬ方式と同様にリストアでき
る。
【００３０】セルアレイは、ワード線とビット線の交点
の数の２／３にメモリセルを配置したもので、従来の交
点の数とメモリセルの数の等しいオープンＢＬ方式より
はメモリセル数が少ないが、交点の数の半分のメモリセ
ルの数のフォールデッドＢＬ方式よりメモリセルの数が
多いため、フォールデッドＢＬ方式に比べ大幅にメモリ
セルの面積を縮小できる。また、本実施例におけるセン
スアンプのピッチは、ビット線（ＢＬ）の３本に１個の
センスアンプ（ＳＡ）を配置すればよく、オープンＢＬ
方式に比べ、大幅にＳＡの設計ルールを緩和できる。
の数の２／３にメモリセルを配置したもので、従来の交
点の数とメモリセルの数の等しいオープンＢＬ方式より
はメモリセル数が少ないが、交点の数の半分のメモリセ
ルの数のフォールデッドＢＬ方式よりメモリセルの数が
多いため、フォールデッドＢＬ方式に比べ大幅にメモリ
セルの面積を縮小できる。また、本実施例におけるセン
スアンプのピッチは、ビット線（ＢＬ）の３本に１個の
センスアンプ（ＳＡ）を配置すればよく、オープンＢＬ
方式に比べ、大幅にＳＡの設計ルールを緩和できる。
【００３１】このようなセルアレイ構成において、本実
施例では図１に示すように１つのアレイを６分割し、そ
の分割点で、３本１組のビット線内の２本を図のように
交差させている。
施例では図１に示すように１つのアレイを６分割し、そ
の分割点で、３本１組のビット線内の２本を図のように
交差させている。
【００３２】図１はアレイＡ，Ｂの右端も含めて、６回
交差させているがこの右端の１回は交差部での抵抗，容
量のアンバランスを減らすためで、本質的には６分割し
た間の５回の交差でよい。こうした場合、交差なしで１
つのアレイ内の１本のビット線が隣接するビット線から
受けるＢＬ−ＢＬ間容量をＣBBとすると、本実施例のＢ
Ｌ−ＢＬ間容量結合は、ＢＬ3 ，ＢＬ4 ，ＢＬ5 の３本
１組のビット線が受けるものを見ると、図２のようにな
る。
交差させているがこの右端の１回は交差部での抵抗，容
量のアンバランスを減らすためで、本質的には６分割し
た間の５回の交差でよい。こうした場合、交差なしで１
つのアレイ内の１本のビット線が隣接するビット線から
受けるＢＬ−ＢＬ間容量をＣBBとすると、本実施例のＢ
Ｌ−ＢＬ間容量結合は、ＢＬ3 ，ＢＬ4 ，ＢＬ5 の３本
１組のビット線が受けるものを見ると、図２のようにな
る。
【００３３】まず、ＢＬ3,4,5 組内で考えると、３本内
のどの２本が組をなしフォールデッドＢＬになっても、
残り１本から同じＢＬ−ＢＬ容量＝（２／３）ＣBBの結
合を持つため、残り１本からのＢＬ−ＢＬ間ノイズはキ
ャンセルされる。ＢＬ3,4,5は対称なため、即ち選択し
たワード線の位置により参照ビット線の位置が３本内の
どこに来てもビット線３本内の２つりＢＬ対は残り１本
より同じノイズが乗りノイズが低減できる。
のどの２本が組をなしフォールデッドＢＬになっても、
残り１本から同じＢＬ−ＢＬ容量＝（２／３）ＣBBの結
合を持つため、残り１本からのＢＬ−ＢＬ間ノイズはキ
ャンセルされる。ＢＬ3,4,5は対称なため、即ち選択し
たワード線の位置により参照ビット線の位置が３本内の
どこに来てもビット線３本内の２つりＢＬ対は残り１本
より同じノイズが乗りノイズが低減できる。
【００３４】例えば、ワード線ＷＬA2が選択され、読出
し時に図２中に丸が付けてあるＢＬ1,7,4 が参照ビット
線で、ＢＬ3 ，ＢＬ4 が第１のＢＬ対、ＢＬ5 ，ＢＬ4
が第２のＢＬ対となる時、第１のＢＬ対はＢＬ5 から同
じ容量（２／３）ＣBBのカップリングを受け、第２のＢ
Ｌ対はＢＬ3 より同じ容量（２／３）ＣBBのカップリン
グを受ける。各対の電位差はこのノイズにより減少しな
いので、このノイズをキャンセルできる。さらに、この
組の両側の２つの３本の組からのノイズも考えると、例
えばＢＬ4 ，ＢＬ5 のＢＬ対は、ＢＬ0 ，ＢＬ6 から各
々、同じ容量の（１／６）ＣBBだけカップリングを受け
るので、これもキャンセルされる。
し時に図２中に丸が付けてあるＢＬ1,7,4 が参照ビット
線で、ＢＬ3 ，ＢＬ4 が第１のＢＬ対、ＢＬ5 ，ＢＬ4
が第２のＢＬ対となる時、第１のＢＬ対はＢＬ5 から同
じ容量（２／３）ＣBBのカップリングを受け、第２のＢ
Ｌ対はＢＬ3 より同じ容量（２／３）ＣBBのカップリン
グを受ける。各対の電位差はこのノイズにより減少しな
いので、このノイズをキャンセルできる。さらに、この
組の両側の２つの３本の組からのノイズも考えると、例
えばＢＬ4 ，ＢＬ5 のＢＬ対は、ＢＬ0 ，ＢＬ6 から各
々、同じ容量の（１／６）ＣBBだけカップリングを受け
るので、これもキャンセルされる。
【００３５】ＢＬ4 が参照の時は、ＢＬ1 ，ＢＬ7 も参
照であるのでＢＬ1 ，ＢＬ7 からのノイズはなく、結果
として残るノイズはＢＬ5 −ＢＬ4 間が（２／３）ＣBB
であり、ＢＬ4 −ＢＬ8 ，ＢＬ4 −ＢＬ2 間が各々（１
／６）ＣBBであるので、容量カップリングによりノイズ
となる合計容量は（２／３＋１／６＋１／６）ＣBB＝Ｃ
BBとなる。従って、従来のフォールデッドＢＬ，オープ
ンＢＬのＢＬ−ＢＬ間ノイズの半分に低減できる。
照であるのでＢＬ1 ，ＢＬ7 からのノイズはなく、結果
として残るノイズはＢＬ5 −ＢＬ4 間が（２／３）ＣBB
であり、ＢＬ4 −ＢＬ8 ，ＢＬ4 −ＢＬ2 間が各々（１
／６）ＣBBであるので、容量カップリングによりノイズ
となる合計容量は（２／３＋１／６＋１／６）ＣBB＝Ｃ
BBとなる。従って、従来のフォールデッドＢＬ，オープ
ンＢＬのＢＬ−ＢＬ間ノイズの半分に低減できる。
【００３６】図２を見ても分かるように、ＢＬ3 ，ＢＬ
4 ，ＢＬ5 に対して対称なため、選択したＷＬの位置に
拘らずノイズは半減される。ＢＬを交差する以外は、動
作方式は、前記図６と同じである。図６（ａ）（ｂ）
（ｃ）は、各々、アレイＢ内の３種類のワード線ＷA0，
ＷA1，ＷA2が選択された時のタイミングチャートを示し
ている。
4 ，ＢＬ5 に対して対称なため、選択したＷＬの位置に
拘らずノイズは半減される。ＢＬを交差する以外は、動
作方式は、前記図６と同じである。図６（ａ）（ｂ）
（ｃ）は、各々、アレイＢ内の３種類のワード線ＷA0，
ＷA1，ＷA2が選択された時のタイミングチャートを示し
ている。
【００３７】例えば、ワード線ＷA0が選択されたケース
を考える。このとき、３本で１組のビット線において、
ＢＬ3 ，ＢＬ4 にはデータが読出され、ＢＬ5 は参照ビ
ット線となる。このとき、φA1，φB1.2は“Ｌ”で
φAE，φA0.2，φBE，φB0は“Ｈ”であるため、ＢＬ4
とＢＬ5 の電位が（アレイＢ）の右側のＳＡと接続され
たフォールデッドＢＬのＳＡを構成する。このとき、Ｂ
Ｌ4 はセルデータ、ＢＬ5はリファレンスデータとな
る。同時に、ＢＬ3 とＢＬ5 のデータが（アレイＢ）の
左側のＳＡと接続され、フォールデッドＢＬのＳＡを構
成し、ＢＬ3 はセルデータ、ＢＬ5 は右のＳＡと共用し
たリファレンスデータとなる。
を考える。このとき、３本で１組のビット線において、
ＢＬ3 ，ＢＬ4 にはデータが読出され、ＢＬ5 は参照ビ
ット線となる。このとき、φA1，φB1.2は“Ｌ”で
φAE，φA0.2，φBE，φB0は“Ｈ”であるため、ＢＬ4
とＢＬ5 の電位が（アレイＢ）の右側のＳＡと接続され
たフォールデッドＢＬのＳＡを構成する。このとき、Ｂ
Ｌ4 はセルデータ、ＢＬ5はリファレンスデータとな
る。同時に、ＢＬ3 とＢＬ5 のデータが（アレイＢ）の
左側のＳＡと接続され、フォールデッドＢＬのＳＡを構
成し、ＢＬ3 はセルデータ、ＢＬ5 は右のＳＡと共用し
たリファレンスデータとなる。
【００３８】セルデータ十分読出された後、φAE，φ
A0.2，φBE，φB0は“Ｌ”レベルとなり左右のＳＡは活
性化され、ＢＬA ，／ＢＬA ，ＢＬB ，／ＢＬB の電位
差が増幅される。ある程度増幅した後に読出したデータ
をメモリセルにリストア（再書込み）するために、右の
フォールデッドＢＬ方式のＳＡのデータは、φAE，φA0
.2が再度“Ｈ”レベルとなり、ＢＬ4 とＢＬ5 が再びビ
ット線対を構成し、ＷA0とＢＬ4 の交点のメモリセルに
データが再書込みされる。その後、ＷA0が下がり、ＢＬ
4 ，ＢＬ5 を接続することによりビット線はイコライズ
される。
A0.2，φBE，φB0は“Ｌ”レベルとなり左右のＳＡは活
性化され、ＢＬA ，／ＢＬA ，ＢＬB ，／ＢＬB の電位
差が増幅される。ある程度増幅した後に読出したデータ
をメモリセルにリストア（再書込み）するために、右の
フォールデッドＢＬ方式のＳＡのデータは、φAE，φA0
.2が再度“Ｈ”レベルとなり、ＢＬ4 とＢＬ5 が再びビ
ット線対を構成し、ＷA0とＢＬ4 の交点のメモリセルに
データが再書込みされる。その後、ＷA0が下がり、ＢＬ
4 ，ＢＬ5 を接続することによりビット線はイコライズ
される。
【００３９】次に、左のフォールデッドＢＬを構成した
ＳＡのデータは、ＢＬ5 が右のＳＡで利用されていて右
のＳＡと同様なことはできないので、左のＳＡのアレイ
Ｂ側のφBEとアレイＡ側のφCEが“Ｈ”レベルとなり、
左右のアレイのビット線ＢＬ3 ，ＢＬ14で対をなすオー
プンＢＬのＳＡを構成し、ＳＡのＢＬB のデータをＢＬ
3 に通し、／ＢＬB のデータをＢＬ14に通し、ＷA0とＢ
Ｌ3 の交点のメモリセルにデータを再書込みする。その
後、ＷA0が下がり、ＢＬ3 とＢＬ14を接続してビット線
をイコライズする。
ＳＡのデータは、ＢＬ5 が右のＳＡで利用されていて右
のＳＡと同様なことはできないので、左のＳＡのアレイ
Ｂ側のφBEとアレイＡ側のφCEが“Ｈ”レベルとなり、
左右のアレイのビット線ＢＬ3 ，ＢＬ14で対をなすオー
プンＢＬのＳＡを構成し、ＳＡのＢＬB のデータをＢＬ
3 に通し、／ＢＬB のデータをＢＬ14に通し、ＷA0とＢ
Ｌ3 の交点のメモリセルにデータを再書込みする。その
後、ＷA0が下がり、ＢＬ3 とＢＬ14を接続してビット線
をイコライズする。
【００４０】このように読出し時は、参照ビット線を共
用するフォールデットＢＬとフォールデッドＢＬ構成を
取り、読出し時のノイズをフォールデッドＢＬレベルに
し、リストア時はフォールデッドＢＬとオープンＢＬ構
成をとり、再書込みとイコライズを実現する。図６
（ｂ）（ｃ）は他のワード線であるＷA1，ＷA2を選択し
た場合だが、メモリセルの位置がＷA0と異なるため、そ
れに応じてフォールデッドとオープンとなるＢＬの位置
が、ＢＬ3 ，ＢＬ4 ，ＢＬ5 ，ＢＬ12，ＢＬ13，ＢＬ14
の間で変わるだけで、他の動作は同じとなる。（実施例
２）図３は、本発明の第２の実施例に係わるＤＲＡＭの
回路構成を示す図であり、２つのアレイ（Ａ，Ｂ）の例
を示している。この実施例が第１の実施例と異なる点
は、セルアレイを３分割して３本の組内の２本を交差し
ている点である。３分割した間の２箇所の交差は必ず必
要であり、右端の交差は抵抗，容量のアンバランスを減
らすためで必ずしも必要ない。各アレイの右端ツイスト
は、図１と同じで抵抗，空気アンバランスを減らすため
にある。
用するフォールデットＢＬとフォールデッドＢＬ構成を
取り、読出し時のノイズをフォールデッドＢＬレベルに
し、リストア時はフォールデッドＢＬとオープンＢＬ構
成をとり、再書込みとイコライズを実現する。図６
（ｂ）（ｃ）は他のワード線であるＷA1，ＷA2を選択し
た場合だが、メモリセルの位置がＷA0と異なるため、そ
れに応じてフォールデッドとオープンとなるＢＬの位置
が、ＢＬ3 ，ＢＬ4 ，ＢＬ5 ，ＢＬ12，ＢＬ13，ＢＬ14
の間で変わるだけで、他の動作は同じとなる。（実施例
２）図３は、本発明の第２の実施例に係わるＤＲＡＭの
回路構成を示す図であり、２つのアレイ（Ａ，Ｂ）の例
を示している。この実施例が第１の実施例と異なる点
は、セルアレイを３分割して３本の組内の２本を交差し
ている点である。３分割した間の２箇所の交差は必ず必
要であり、右端の交差は抵抗，容量のアンバランスを減
らすためで必ずしも必要ない。各アレイの右端ツイスト
は、図１と同じで抵抗，空気アンバランスを減らすため
にある。
【００４１】図４に、この実施例の場合のＢＬ3,4,5 の
組から見た容量結果を示す。本実施例で最大ノイズを受
ける場合、例えばＢＬ4 ，ＢＬ7 （図中に丸印で示す）
が参照ビット線で、ＢＬ5 ，ＢＬ4 のＢＬ対を見てみる
と、ＢＬ4,5 はＢＬ3 から同じ容量結合の（２／３）Ｃ
BBを受けるのでこのノイズはキャンセルされる。
組から見た容量結果を示す。本実施例で最大ノイズを受
ける場合、例えばＢＬ4 ，ＢＬ7 （図中に丸印で示す）
が参照ビット線で、ＢＬ5 ，ＢＬ4 のＢＬ対を見てみる
と、ＢＬ4,5 はＢＬ3 から同じ容量結合の（２／３）Ｃ
BBを受けるのでこのノイズはキャンセルされる。
【００４２】ＢＬ7 −ＢＬ5 間は、ＢＬ7 が参照ＢＬで
あるので受けず、ノイズはＢＬ5 −ＢＬ4 間の（２／
３）ＣBB、ＢＬ5 −ＢＬ6 間の（１／３）ＣBB、ＢＬ4
−ＢＬ2 間，ＢＬ4 −ＢＬ0 間の（１／３）ＣBBの合計
（５／３）ＣBBだけの容量カップリングによるものだけ
である。従って、従来のフォールデッドＢＬ，オープン
ＢＬの２ＣBBよりノイスが低減できる。また、動作は第
１の実施例と同じであるので省略する。
あるので受けず、ノイズはＢＬ5 −ＢＬ4 間の（２／
３）ＣBB、ＢＬ5 −ＢＬ6 間の（１／３）ＣBB、ＢＬ4
−ＢＬ2 間，ＢＬ4 −ＢＬ0 間の（１／３）ＣBBの合計
（５／３）ＣBBだけの容量カップリングによるものだけ
である。従って、従来のフォールデッドＢＬ，オープン
ＢＬの２ＣBBよりノイスが低減できる。また、動作は第
１の実施例と同じであるので省略する。
【００４３】なお、本発明は上述した各実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。
【００４４】
【発明の効果】以上詳述したように本発明によれば、オ
ープンＢＬ方式とフォールデッドＢＬ方式を最適に組み
合わせることにより、フォールデッドＢＬ方式に比べメ
モリセル面積を縮小することができ、かつオープンＢＬ
方式に比べセンスアンプの設計ルールを緩和することが
でき、メモリセルの面積の縮小，センスアンプ設計ルー
ルの緩和という２つの要望を同時に達成することができ
る。さらに、ビット線のツイストを利用することによ
り、ビット線間のノイズを低減し得る半導体記憶装置を
実現することが可能となる。
ープンＢＬ方式とフォールデッドＢＬ方式を最適に組み
合わせることにより、フォールデッドＢＬ方式に比べメ
モリセル面積を縮小することができ、かつオープンＢＬ
方式に比べセンスアンプの設計ルールを緩和することが
でき、メモリセルの面積の縮小，センスアンプ設計ルー
ルの緩和という２つの要望を同時に達成することができ
る。さらに、ビット線のツイストを利用することによ
り、ビット線間のノイズを低減し得る半導体記憶装置を
実現することが可能となる。
【図１】本発明の第１の実施例に係わるＤＲＡＭの回路
構成を示す図。
構成を示す図。
【図２】図１の構成におけるＢＬ間容量を示す模式図。
【図３】本発明の第２の実施例に係わるＤＲＡＭの回路
構成を示す図。
構成を示す図。
【図４】図３の構成におけるＢＬ間容量を示す模式図。
【図５】本発明者らが既に提案したＤＲＡＭの回路構成
を示す図。
を示す図。
【図６】図５の装置における動作を説明するための信号
波形図。
波形図。
【図７】図５の構成におけるフォールデッドＢＬ構成時
を簡易化して示す図。
を簡易化して示す図。
【図８】従来の２n でセルアレイを分割しＢＬを交差す
る方式を示す図。
る方式を示す図。
【図９】従来のフォールデッドＢＬ方式を示す図。
【図１０】従来のオープンＢＬ方式を示す図。
ＳＡ…センスアンプ ＷＬ…ワード線 φ…クロック、 ＢＬ…ビット線 ＣBB…ＢＬ−ＢＬ間容量。
Claims (1)
- 【請求項１】複数本のワード線と複数本のビット線との
交点に選択的にメモリセルを配置したセルアレイを複数
個配設してなるダイナミック型の半導体記憶装置におい
て、 前記セルアレイ内の複数本のビット線の２／３は、複数
のビット線対を形成してセルアレイ端でセンスアンプ部
に接続され、フォールデッド・ビット線構成をなし、 前記セルアレイ内の複数本のビット線の残りの１／３
は、前記フォールデッド・ビット線構成をなすビット線
対のうちのリファレンス側のビット線を共用してビット
線対を形成し、センスアンプ動作前まではフォールデッ
ド・ビット線構成をなし、センスアンプ動作後のメモリ
セルにデータを再書込みするリストア動作時には、前記
セルアレイとセンスアンプを介して隣接する他のセルア
レイ内の複数のビット線の１／３とビット線対を形成
し、オープン・ビット線構成をなし、 前記セルアレイ内のビット線は、３本で組をなし、セル
アレイを３の倍数で分割した位置で、３本の組のうちの
２本を交差させてなることを特徴とする半導体記憶装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35104993A JP3231931B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体記憶装置 |
| US08/771,434 US5732010A (en) | 1992-09-22 | 1996-12-20 | Dynamic random access memory device with the combined open/folded bit-line pair arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35104993A JP3231931B2 (ja) | 1993-12-28 | 1993-12-28 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07202021A true JPH07202021A (ja) | 1995-08-04 |
| JP3231931B2 JP3231931B2 (ja) | 2001-11-26 |
Family
ID=18414700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35104993A Expired - Fee Related JP3231931B2 (ja) | 1992-09-22 | 1993-12-28 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3231931B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004158162A (ja) * | 2002-09-12 | 2004-06-03 | Renesas Technology Corp | 記憶装置 |
| KR100673110B1 (ko) * | 1999-12-30 | 2007-01-22 | 주식회사 하이닉스반도체 | 반도체소자의 비트라인 센싱방법 |
| US7251174B2 (en) | 2004-10-30 | 2007-07-31 | Hynix Semiconductor Inc. | Semiconductor memory device for low power system |
| JP2009533787A (ja) * | 2006-03-30 | 2009-09-17 | エヌエックスピー ビー ヴィ | メモリマトリクスを備えた電子回路、及びビットラインノイズを補償する読出し方法 |
-
1993
- 1993-12-28 JP JP35104993A patent/JP3231931B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100673110B1 (ko) * | 1999-12-30 | 2007-01-22 | 주식회사 하이닉스반도체 | 반도체소자의 비트라인 센싱방법 |
| JP2004158162A (ja) * | 2002-09-12 | 2004-06-03 | Renesas Technology Corp | 記憶装置 |
| US7251174B2 (en) | 2004-10-30 | 2007-07-31 | Hynix Semiconductor Inc. | Semiconductor memory device for low power system |
| JP2009533787A (ja) * | 2006-03-30 | 2009-09-17 | エヌエックスピー ビー ヴィ | メモリマトリクスを備えた電子回路、及びビットラインノイズを補償する読出し方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3231931B2 (ja) | 2001-11-26 |
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