JPH0793376B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0793376B2 JPH0793376B2 JP62170763A JP17076387A JPH0793376B2 JP H0793376 B2 JPH0793376 B2 JP H0793376B2 JP 62170763 A JP62170763 A JP 62170763A JP 17076387 A JP17076387 A JP 17076387A JP H0793376 B2 JPH0793376 B2 JP H0793376B2
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- Japan
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- pair
- wiring layer
- line
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、２本で１対をなし、かつ、相補データを書
き込み、読み出すビット線対を有するダイナミック形半
導体記憶装置に関するものである。
き込み、読み出すビット線対を有するダイナミック形半
導体記憶装置に関するものである。
第３図は従来のダイナミック形半導体記憶装置を示す。
この図において、BL0,▲▼,BL1,▲▼，…
…はそれぞれビット線で、ビット線BL0,▲▼、ビ
ット線BL1,▲▼、……で１対をなす。SA0,SA1,SA
2,……はそれぞれセンスアンプであり、前記ビット線BL
0,▲▼,BL1,▲▼，……電位を検知・増幅
する。CDはコラムデコーダである。y0,▲▼はそれ
ぞれデータ線であり、前記コラムデコーダCDにより選択
されたビット線対にデータを入出力する。MCは１個のト
ランジスタと１個のキャパシタよりなるメモリセル、WL
はワード線である。
この図において、BL0,▲▼,BL1,▲▼，…
…はそれぞれビット線で、ビット線BL0,▲▼、ビ
ット線BL1,▲▼、……で１対をなす。SA0,SA1,SA
2,……はそれぞれセンスアンプであり、前記ビット線BL
0,▲▼,BL1,▲▼，……電位を検知・増幅
する。CDはコラムデコーダである。y0,▲▼はそれ
ぞれデータ線であり、前記コラムデコーダCDにより選択
されたビット線対にデータを入出力する。MCは１個のト
ランジスタと１個のキャパシタよりなるメモリセル、WL
はワード線である。
次に、動作を説明する。
アクティブサイクルに入って、ロウアドレスデコーダに
より選択されたワード線WLが立ち上ると、各ビット線BL
0,BL1,BL2,……には、メモリセルMCの蓄積電荷が読み出
される。このとき、読み出される信号電圧、すなわち、
対をなすビット線間の電位差は、読み出し電圧ΔV0＋カ
ップリングノイズ電圧ΔVCで定まる。
より選択されたワード線WLが立ち上ると、各ビット線BL
0,BL1,BL2,……には、メモリセルMCの蓄積電荷が読み出
される。このとき、読み出される信号電圧、すなわち、
対をなすビット線間の電位差は、読み出し電圧ΔV0＋カ
ップリングノイズ電圧ΔVCで定まる。
ここで、読み出し電圧ΔV0は各ビット線の浮遊容量（以
下、CBとする）と、セルキャパシタ容量（以下、CSとす
る）との比により決まる電圧である。また、カップリン
グノイズ電圧ΔVCは隣接ビット線対間の容量を介して隣
接ビット線対から受けるノイズであり、C1/CB（C1:隣接
ビット線間の結合容量）に比例して増大する。これは、
隣接するビット線対の信号レベル（ハイレベルまたはロ
ーレベル）により、正負いずれかの値になり、最悪の場
合、信号電圧を減少させる方向に働く。第３図には、上
記ビット線の浮遊容量CBの要素となる、各ビット線自身
の浮遊容量C0,隣接ビット線間の結合容量C1,ビット線対
間の結合容量C2をも示している。
下、CBとする）と、セルキャパシタ容量（以下、CSとす
る）との比により決まる電圧である。また、カップリン
グノイズ電圧ΔVCは隣接ビット線対間の容量を介して隣
接ビット線対から受けるノイズであり、C1/CB（C1:隣接
ビット線間の結合容量）に比例して増大する。これは、
隣接するビット線対の信号レベル（ハイレベルまたはロ
ーレベル）により、正負いずれかの値になり、最悪の場
合、信号電圧を減少させる方向に働く。第３図には、上
記ビット線の浮遊容量CBの要素となる、各ビット線自身
の浮遊容量C0,隣接ビット線間の結合容量C1,ビット線対
間の結合容量C2をも示している。
このようなダイナミック形半導体記憶装置では、高集積
化に伴ってビット線間隔が狭くなり、ビット線間隔が狭
くなるに従ってC1/CBが増大する。例えば、1Mビットダ
イナミックRAM（random access memory）の場合、20％
にも達する。このC1/CBの増大により信号電圧が減少
し、読み出し動作マージンが著しく減少し、その結果誤
動作を起こしていた。
化に伴ってビット線間隔が狭くなり、ビット線間隔が狭
くなるに従ってC1/CBが増大する。例えば、1Mビットダ
イナミックRAM（random access memory）の場合、20％
にも達する。このC1/CBの増大により信号電圧が減少
し、読み出し動作マージンが著しく減少し、その結果誤
動作を起こしていた。
次に、高集積メモリ素子に適したメモリセルアレイの従
来例を示す。
来例を示す。
第４図は、例えば1MビットダイナミックMOSRAMの場合を
示す。第４図において、１はコラムデコーダ、２はロウ
デコーダ、３〜６はメモリセルアレイブロックである。
示す。第４図において、１はコラムデコーダ、２はロウ
デコーダ、３〜６はメモリセルアレイブロックである。
メモリセルアレイブロック３〜６内のメモリセルアレイ
の様子を第５図に示す。第５図において、BL0,▲
▼、BL1,▲▼はビット線対、I/O0,▲
▼、I/O1,▲▼はデータ線対、SA0,SA1はビット
線対毎に配置され、ビット線電位を検知・増幅するセン
スアンプ、CG0,▲▼,CG1,▲▼はコラムア
ドレスに従って選択されるコラム選択信号ａをコラム選
択線CSを介して受けビット線対をデータ線対に接続する
ためのコラム選択ゲートである。図示されていないが、
上記ビット線対と交差して複数のワード線が配置され、
またビット線対とワード線との交点にはメモリセルが配
置されている。
の様子を第５図に示す。第５図において、BL0,▲
▼、BL1,▲▼はビット線対、I/O0,▲
▼、I/O1,▲▼はデータ線対、SA0,SA1はビット
線対毎に配置され、ビット線電位を検知・増幅するセン
スアンプ、CG0,▲▼,CG1,▲▼はコラムア
ドレスに従って選択されるコラム選択信号ａをコラム選
択線CSを介して受けビット線対をデータ線対に接続する
ためのコラム選択ゲートである。図示されていないが、
上記ビット線対と交差して複数のワード線が配置され、
またビット線対とワード線との交点にはメモリセルが配
置されている。
例えば外部ロウアドレス入力RA＝「０」の場合、メモリ
セルアレイブロック３中のワード線が１本選択状態とな
り、メモリセルアレイブロック３中のビット線対例えば
BL0,▲▼に信号電位が読み出された後、センスア
ンプ活性化信号φS0が立ち上ってセンスアンプSA0が活
性化され、ビット線電位の検知・増幅が行なわれる。こ
の後、外部コラムアドレス入力に対応するコラムデコー
ダが選択され、上記ビット線対に対応するコラム選択線
CSのうち１本が「Ｈ」レベルとなる。これにより、ビッ
ト線対BL0,▲▼がデータ線対I/O0,▲▼
に接続され、ビット線対BL0,▲▼に対してデータ
線対I/O0,▲▼を通して外部からデータの入出
力が行なわれる。メモリセルアレイブロック４に対して
はワード線はすべて非選択状態であり、センスアンプ活
性化信号φS1も発生しない。
セルアレイブロック３中のワード線が１本選択状態とな
り、メモリセルアレイブロック３中のビット線対例えば
BL0,▲▼に信号電位が読み出された後、センスア
ンプ活性化信号φS0が立ち上ってセンスアンプSA0が活
性化され、ビット線電位の検知・増幅が行なわれる。こ
の後、外部コラムアドレス入力に対応するコラムデコー
ダが選択され、上記ビット線対に対応するコラム選択線
CSのうち１本が「Ｈ」レベルとなる。これにより、ビッ
ト線対BL0,▲▼がデータ線対I/O0,▲▼
に接続され、ビット線対BL0,▲▼に対してデータ
線対I/O0,▲▼を通して外部からデータの入出
力が行なわれる。メモリセルアレイブロック４に対して
はワード線はすべて非選択状態であり、センスアンプ活
性化信号φS1も発生しない。
このような動作をメモリセルアレイブロック５に対して
も全く同様に行なう。この場合、メモリセルアレイブロ
ック６はメモリセルアレイブロック４と同様の動作とな
る。
も全く同様に行なう。この場合、メモリセルアレイブロ
ック６はメモリセルアレイブロック４と同様の動作とな
る。
コラムデコーダ１には、第５図に示すように、アドレス
信号Ai,Aj,Ak,Alが入力される。アドレス信号Ai,Aj,Ak,
Alは、各々複数のアドレス線（例えば４本）上の信号の
総称であり、これらの中の１本がそれぞれコラムデコー
ダ１に入力される。コラム選択線CSはビット線と同一の
配線層または異なる配線層であり、これらはビット線と
並行してビット線対１個毎に１本、ビット線対２個毎に
１本等の割合で配置される。
信号Ai,Aj,Ak,Alが入力される。アドレス信号Ai,Aj,Ak,
Alは、各々複数のアドレス線（例えば４本）上の信号の
総称であり、これらの中の１本がそれぞれコラムデコー
ダ１に入力される。コラム選択線CSはビット線と同一の
配線層または異なる配線層であり、これらはビット線と
並行してビット線対１個毎に１本、ビット線対２個毎に
１本等の割合で配置される。
このような方式によれば、コラムデコーダがメモリセル
アレイブロック１個毎に１個は必要なく、これにより、
コラムデコーダ列の占有面積を減少させチップサイズを
減少させることができる。
アレイブロック１個毎に１個は必要なく、これにより、
コラムデコーダ列の占有面積を減少させチップサイズを
減少させることができる。
従来のダイナミック形半導体記憶装置は以上のように構
成されているので、高集積化に伴うビット線間隔の減少
によりビット線対間結合ノイズが増大し、読み出し動作
マージンが著しく減少し、誤動作に至るという問題点が
あった。
成されているので、高集積化に伴うビット線間隔の減少
によりビット線対間結合ノイズが増大し、読み出し動作
マージンが著しく減少し、誤動作に至るという問題点が
あった。
また、コラムデコーダ列の占有面積を減少させたダイナ
ミックRAMの場合には、コラム選択線を形成するために
ビット線と異なる新たな配線層を形成する必要があり、
またこれをビット線と同一の配線層で形成する場合には
ビット線とは別にコラム選択線を形成する領域を必要と
するという問題点があった。
ミックRAMの場合には、コラム選択線を形成するために
ビット線と異なる新たな配線層を形成する必要があり、
またこれをビット線と同一の配線層で形成する場合には
ビット線とは別にコラム選択線を形成する領域を必要と
するという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、配線層を増加させることなく、ビット線対間
結合ノイズを低減し、チップサイズを減少させることの
できる半導体記憶装置を得ることを目的とする。
たもので、配線層を増加させることなく、ビット線対間
結合ノイズを低減し、チップサイズを減少させることの
できる半導体記憶装置を得ることを目的とする。
この発明に係る半導体記憶装置は、複数のワード線と、
１つの対毎に隣接する対とは異なる配線層により形成さ
れ、上記複数のワード線と交差するように配置されたビ
ット線と、上記複数のワード線と上記ビット線との交差
点に位置するメモリセルを有するメモリセルアレイと、
上記ビット線対を形成する第１および第２の配線層のう
ちの第２の配線層により形成され、第１の配線層で形成
されたビット線対の上方に配置された、ビット線以外の
信号配線とを備えるようにしたものである。
１つの対毎に隣接する対とは異なる配線層により形成さ
れ、上記複数のワード線と交差するように配置されたビ
ット線と、上記複数のワード線と上記ビット線との交差
点に位置するメモリセルを有するメモリセルアレイと、
上記ビット線対を形成する第１および第２の配線層のう
ちの第２の配線層により形成され、第１の配線層で形成
されたビット線対の上方に配置された、ビット線以外の
信号配線とを備えるようにしたものである。
この発明においては、ビット線が１対毎に隣接するビッ
ト線対とは異なる配線層により形成されることにより、
隣接ビット線対間の結合容量が減少し、また、ビット線
形成層の一つを用いてコラム選択線等が形成されること
により、配線層が増加することなく、チップ面積が減少
する。
ト線対とは異なる配線層により形成されることにより、
隣接ビット線対間の結合容量が減少し、また、ビット線
形成層の一つを用いてコラム選択線等が形成されること
により、配線層が増加することなく、チップ面積が減少
する。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による半導体記憶装置を示
す図であり、この図においては、複数のメモリセルアレ
イブロック（ブロック1,ブロック2,……）に対し、１個
のコラムデコーダ１を配している。また、ビット線対BL
1,▲▼およびBL3,▲▼等は第３ポリシリコ
ン配線層Ｐで、ビット線対BL2,▲▼等はAl配線層
Ａで形成されている。このように、ビット線対１対おき
に、交互に異なる配線層でビット線を形成すると、隣接
するビット線対間の同一レベルの対向部分がなくなるの
で、ビット線対間の容量C1′（第２図参照）が、従来の
ビット線対間容量C1に比べて、非常に小さくなる。これ
により、メモリセルアレイが高集積化した場合にも、ビ
ット線対間の容量結合ノイズによる読み出し動作余裕の
低下がなく、従来のような誤動作の問題点を回避でき
る。
す図であり、この図においては、複数のメモリセルアレ
イブロック（ブロック1,ブロック2,……）に対し、１個
のコラムデコーダ１を配している。また、ビット線対BL
1,▲▼およびBL3,▲▼等は第３ポリシリコ
ン配線層Ｐで、ビット線対BL2,▲▼等はAl配線層
Ａで形成されている。このように、ビット線対１対おき
に、交互に異なる配線層でビット線を形成すると、隣接
するビット線対間の同一レベルの対向部分がなくなるの
で、ビット線対間の容量C1′（第２図参照）が、従来の
ビット線対間容量C1に比べて、非常に小さくなる。これ
により、メモリセルアレイが高集積化した場合にも、ビ
ット線対間の容量結合ノイズによる読み出し動作余裕の
低下がなく、従来のような誤動作の問題点を回避でき
る。
また、この実施例では、さらに、ビット線対BL1,▲
▼、BL3,▲▼、……の上方に、コラム選択線CS
0,CS1,……がAl配線層Ａで形成され、これにより、新た
に配線層を増加することなくコラム選択線CS0,CS1,……
をメモリセルアレイ上に配置することができる。従っ
て、本実施例では配線層を増加させずに、コラムデコー
ダ列を減少させた高集積化に適したダイナミック形メモ
リ装置を形成することができ、メモリ素子の大容量化が
可能となる。また、このように、コラム選択線CS0,CS1,
……を配置すると、これを配置しない場合に比べて、容
量C1′がさらに減少する効果もある。これは、例えば第
２図で、ビット線BL3と▲▼との間の結合容量に
注目した場合、コラム選択線CS1が存在しない場合には
ビット線▲▼に至る電気力線ａが、この場合には
図示したようにコラム選択線CS1に至るという成分のた
めである。このように、コラム選択線CS0,CS1,……を配
置することにより、ビット線対間容量C1′低減効果が増
す。
▼、BL3,▲▼、……の上方に、コラム選択線CS
0,CS1,……がAl配線層Ａで形成され、これにより、新た
に配線層を増加することなくコラム選択線CS0,CS1,……
をメモリセルアレイ上に配置することができる。従っ
て、本実施例では配線層を増加させずに、コラムデコー
ダ列を減少させた高集積化に適したダイナミック形メモ
リ装置を形成することができ、メモリ素子の大容量化が
可能となる。また、このように、コラム選択線CS0,CS1,
……を配置すると、これを配置しない場合に比べて、容
量C1′がさらに減少する効果もある。これは、例えば第
２図で、ビット線BL3と▲▼との間の結合容量に
注目した場合、コラム選択線CS1が存在しない場合には
ビット線▲▼に至る電気力線ａが、この場合には
図示したようにコラム選択線CS1に至るという成分のた
めである。このように、コラム選択線CS0,CS1,……を配
置することにより、ビット線対間容量C1′低減効果が増
す。
なお、上記実施例では、ビット線対BL1,▲▼、BL
3,▲▼、……の上方に１本ずつコラム選択線CS0,
CS1,……を配置し、これにより、ビット線対２対BL1,▲
▼,BL2,▲▼、……を、各々異なるデータ
入出力線対I/O0,▲▼、I/O1,▲▼に接
続する場合を示したが、これは２本ずつであってもよ
く、この場合は第５図に示した従来例と同様、ビット線
対１対について１本ずつコラム選択線が配置されること
になる。
3,▲▼、……の上方に１本ずつコラム選択線CS0,
CS1,……を配置し、これにより、ビット線対２対BL1,▲
▼,BL2,▲▼、……を、各々異なるデータ
入出力線対I/O0,▲▼、I/O1,▲▼に接
続する場合を示したが、これは２本ずつであってもよ
く、この場合は第５図に示した従来例と同様、ビット線
対１対について１本ずつコラム選択線が配置されること
になる。
また、上記実施例では、ビット線対BL1,▲▼、BL
3,▲▼、……の上方にAl配線層Ａで形成される配
線を、コラム選択線CS0,CS1,……として用いる場合を示
したが、これは他の配線、例えば、データ入出力線，母
線ビット線等であってもよい。
3,▲▼、……の上方にAl配線層Ａで形成される配
線を、コラム選択線CS0,CS1,……として用いる場合を示
したが、これは他の配線、例えば、データ入出力線，母
線ビット線等であってもよい。
さらに、ビット線を形成する配線層は、上記実施例のよ
うな第３ポリシリコンとAlの場合に限らず、異なる２層
或いはそれ以上の配線層であればよく、上記実施例と同
様の効果を奏する。
うな第３ポリシリコンとAlの場合に限らず、異なる２層
或いはそれ以上の配線層であればよく、上記実施例と同
様の効果を奏する。
以上のように、この発明によれば、複数のワード線と、
１つの対毎に隣接する対とは異なる配線層により形成さ
れ、上記複数のワード線と交差するように配置されたビ
ット線と、上記複数のワード線と上記ビット線との交差
点に位置するメモリセルを有するメモリセルアレイと、
上記ビット線対を形成する第１および第２の配線層のう
ちの第２の配線層により形成され、第１の配線層で形成
されたビット線対の上方に配置された、ビット線以外の
信号配線とを備えるようにしたので、特に配線層を増加
させることなく、ビット線対間結合ノイズを大幅に低減
し、コラムデコーダ列を減少させることができ、信頼性
が高く、かつ、高集積なダイナミック形半導体記憶装置
が実現できる。
１つの対毎に隣接する対とは異なる配線層により形成さ
れ、上記複数のワード線と交差するように配置されたビ
ット線と、上記複数のワード線と上記ビット線との交差
点に位置するメモリセルを有するメモリセルアレイと、
上記ビット線対を形成する第１および第２の配線層のう
ちの第２の配線層により形成され、第１の配線層で形成
されたビット線対の上方に配置された、ビット線以外の
信号配線とを備えるようにしたので、特に配線層を増加
させることなく、ビット線対間結合ノイズを大幅に低減
し、コラムデコーダ列を減少させることができ、信頼性
が高く、かつ、高集積なダイナミック形半導体記憶装置
が実現できる。
第１図は本発明の一実施例によるダイナミック形半導体
記憶装置を示す平面図、第２図はその断面図、第３図は
従来のダイナミック形半導体記憶装置を示す回路図、第
４図は従来の高集積化に適したダイナミック形半導体記
憶装置のブロック図、第５図はその回路図である。 WLはワード線、BL0,▲▼,BL1,▲▼，……
はビット線、MCはメモリセル、ＡはAl配線層、Ｐは第３
ポリシリコン配線層、I/O0,▲▼，……はデー
タ線、CS0,CS1,……はコラム選択線。 なお図中同一符号は同一又は相当部分を示す。
記憶装置を示す平面図、第２図はその断面図、第３図は
従来のダイナミック形半導体記憶装置を示す回路図、第
４図は従来の高集積化に適したダイナミック形半導体記
憶装置のブロック図、第５図はその回路図である。 WLはワード線、BL0,▲▼,BL1,▲▼，……
はビット線、MCはメモリセル、ＡはAl配線層、Ｐは第３
ポリシリコン配線層、I/O0,▲▼，……はデー
タ線、CS0,CS1,……はコラム選択線。 なお図中同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 21/90 Ｖ Ｇ１１Ｃ 11/34 ３６２ Ｂ
Claims (3)
- 【請求項１】複数のワード線と、 １つの対毎に隣接する対とは異なる配線層により形成さ
れ、上記複数のワード線と交差するように配置されたビ
ット線と、 上記複数のワード線と上記ビット線との交差点に位置す
るメモリセルを有するメモリセルアレイと、 上記ビット線対を形成する第１および第２の配線層のう
ちの第２の配線層により形成され、第１の配線層で形成
されたビット線対の上方に配置された、ビット線以外の
信号配線とを備えたことを特徴とする半導体記憶装置。 - 【請求項２】上記第２の配線層により形成された信号配
線は、コラムアドレスにより選択されたビット線をデー
タ線に接続するためのコラム選択信号用配線であること
を特徴とする特許請求の範囲第１項記載の半導体記憶装
置。 - 【請求項３】上記第２の配線層により形成された信号配
線は、上記ビット線への入出力データを伝達するための
データ線用配線であることを特徴とする特許請求の範囲
第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62170763A JPH0793376B2 (ja) | 1987-07-08 | 1987-07-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62170763A JPH0793376B2 (ja) | 1987-07-08 | 1987-07-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6414954A JPS6414954A (en) | 1989-01-19 |
| JPH0793376B2 true JPH0793376B2 (ja) | 1995-10-09 |
Family
ID=15910925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62170763A Expired - Fee Related JPH0793376B2 (ja) | 1987-07-08 | 1987-07-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793376B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2590701B2 (ja) * | 1993-08-26 | 1997-03-12 | 日本電気株式会社 | 半導体記憶装置 |
| JP2002190532A (ja) | 2000-12-19 | 2002-07-05 | Hitachi Ltd | 半導体記憶装置 |
| JPWO2003044862A1 (ja) * | 2001-11-19 | 2005-03-24 | 松下電器産業株式会社 | 半導体装置 |
| JP3910047B2 (ja) | 2001-11-20 | 2007-04-25 | 松下電器産業株式会社 | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61152063A (ja) * | 1984-12-25 | 1986-07-10 | Mitsubishi Electric Corp | 半導体記憶装置 |
-
1987
- 1987-07-08 JP JP62170763A patent/JPH0793376B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6414954A (en) | 1989-01-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| LAPS | Cancellation because of no payment of annual fees |