JP2004508654A - 隠れリフレッシュをサポートするデュアルポートセルを有する半導体メモリ - Google Patents
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Abstract
本発明は、データを格納するためのメモリセルと、メモリセル内に格納されたデータをリフレッシュするためのリフレッシュ回路を有する集積回路デバイスに向けられる。一つの実施例においては、このデバイスは、メモリ要素、読出し／書込みアクセスデバイス及びリフレッシュアクセスデバイスを有するメモリセルを備える。読出し／書込みアクセスデバイスには読出し／書込みデジットラインが結合され、リフレッシュアクセスデバイスにはリフレッシュデジットラインが結合される。読出し／書込みデジットラインにはセンス増幅器が結合され、読出し／書込みデジットラインには入／出力回路が結合される。リフレッシュデジットラインにはリフレッシュセンス増幅器が結合される。このメモリセルは、比較的小くコンパクトな面積内に大きな電荷容量が得られるようなやり方にて構成される。
Description
【０００１】
発明の技術分野
本発明は一般的には半導体メモリ、より詳細には、隠れリフレッシュをサポートするデュアルポートメモリセルを採用するダイナミックランダムアクセスメモリ（ＤＲＡＭ）に関する。
【０００２】
関連技術の記載
半導体メモリデバイスは何年も前から良く知られている。これらデバイスは、典型的には、揮発性メモリデバイス、例えば、ダイナミックランダムアクセスメモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ、ＤＲＡＭ）と、不揮発性メモリ、例えば、静的ランダムアクセスメモリ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ、ＳＲＡＭ）の２つのタイプのいずれかに大別される。不揮発性メモリは、通常は、いったんメモリセル内にデータが書きこまれると、データを無期限に保存する。これらセルは、セル内に格納された電荷が適当な条件下において無期限に維持されるように設計される。不揮発性メモリは長所として電荷を無期限に格納することができるが、ただし、不揮発性メモリデバイス内のメモリセルは、揮発性メモリ内のメモリセルと比較して、通常はかなり大きく、メモリセルが大きなほど半導体ダイ上の空間を多く消費することとなる。
【０００３】
揮発性メモリデバイスでは電荷は非常に短期間しか格納できず、セル内の電荷は定期的にリフレッシュすることを要求される。揮発性メモリは短所として各メモリセル内の電荷をリフレッシュすることを要求されるが、ただし、揮発性メモリデバイス内のメモリセルのサイズは、典型的には、不揮発性メモリ内のセルサイズよりかなり小さい。このようにセルサイズが小さなために、揮発性メモリセルでは、ある与えられたダイ空間内に、同一のダイ空間内に形成可能な不揮発性メモリセルの数と比較して、より多くの数のメモリセルを形成することができる。今日のマイクロコンピュータ用途においては、典型的には、多量のランダムアクセスメモリが要求或いは少なくとも要望される。更に、ますます高速なデータ処理が要望されているために、同一のダイ内にますます多量のランダムアクセスメモリが論理回路と共に組込まれる傾向にある。例えば、最近のマイクロプロセッサは、典型的には、キャッシュとして機能する多量のオン・チップメモリを含む。あるアレイ内のメモリの量の増加すると、そのアレイ内の全メモリセルをリフレッシュするために要求される時間量も増加し、このために、さもなければ「読出し（ｒｅａｄ）」及び「書込み（ｗｒｉｔｅ）」動作のために利用できる時間が「盗用（ｓｔｅａｌｉｎｇ）」されることとなる。
【０００４】
様々なキャッシュアーキテクチャにおいてＳＲＡＭデバイスの代りにＤＲＡＭデバイスを用いることを可能にするシステムを開発するための多くの努力がなされている。これら努力における第一の目的は、システム内により多くのキャッシュメモリをサポートすることと、同時に、コストを削減することに向けられてきた。このようなシステムにおける２つの要件は、ＤＲＡＭキャッシュが自身のリフレッシュ用件を扱うことができることと、リフレッシュ動作が完全に隠されること、つまり、リフレッシュ動作がユーザに透明となることである。キャッシュの部分をＤＲＡＭデバイスを用いて設計しようとする従来の試みは、リフレッシュ動作を隠すという問題を完全に解決するには至っていない。これら研究には、オン・ボードＳＲＡＭを利用してＤＲＡＭデータの単一の行或いはＤＲＡＭデータの複数の行を格納し、データがアドレスされる度に対応する一つ或いは複数の行をリフレッシュのために解放するやり方が含まれる。ただし、これら試みの殆どは、システムを様々な面で制約し、真のランダムアクセスをサポートするとは言えない。
【０００５】
本発明は上述の問題を解消或いは少なくとも低減する。
【０００６】
発明の概要
本発明は、データを格納するためのメモリセルと、メモリセル内に格納されたデータをリフレッシュするためのリフレッシュ回路を有する集積回路デバイスに向けられる。一つの実施例においては、このデバイスは、メモリ要素、読出し／書込みアクセスデバイス及びリフレッシュアクセスデバイスを有するメモリセルを備える。読出し／書込みアクセスデバイスには読出し／書込みデジットラインが結合され、リフレッシュアクセスデバイスにはリフレッシュデジットラインが結合される。読出し／書込みデジットラインにはセンス増幅器が結合され、読出し／書込みデジットラインには入／出力回路が結合される。リフレッシュデジットラインにはリフレッシュセンス増幅器が結合される。この発明は、集積回路メモリデバイスとして実現することも、他の半導体デバイスと組合せて、単一の半導体チップ上に実現することも、単一の集積回路パッケージ内に実現することも、或いは個別の集積回路パッケージとして実現し、他の電気回路を介して相互接続することもできる。
【０００７】
本発明のもう一面によると、集積回路メモリデバイスを動作する方法が開示される。この方法は、メモリセルを第一のデジットラインに結合する過程と、第一のデジットラインを通じてデータをメモリセルに書き込む過程と、第一のデジットラインからメモリセルを切り離す過程と、メモリセルを第ニのデジットラインに結合する過程と、第ニのデジットラインを通じてメモリセル内に格納されているデータをリフレッシュする過程と、第ニのデジットラインからメモリセルを切り離す過程と、メモリセルを第一のデジットラインに結合する過程と、第一のデジットラインを通じてメモリセル内のデータを読み出す過程と、第一のデジットラインからメモリセルを切り離す過程と、定期的に、メモリセルを第ニのデジットラインに結合し、第ニのデジットラインを通じてメモリセル内のデータをリフレッシュし、第ニのデジットラインからメモリセルを切り離す過程と、を含む。
【０００８】
本発明のもう一面によると、半導体メモリセルは、電荷蓄積（メモリ）要素と、電荷蓄積要素に結合され、電荷蓄積要素を読出し／書込みデジットラインに結合するように適合化された第一のアクセストランジスタと、電荷蓄積要素に結合され、電荷蓄積要素をリフレッシュデジットラインに結合するように適合化された第ニのアクセストランジスタとを備える。第一のアクセストランジスタのゲート端子は読出し／書込みワードラインに結合され、第二のアクセストランジスタのゲート端子はリフレッシュワードラインに結合される。
【０００９】
本発明のもう一面によると、半導体メモリセルは、基板とこの基板内のＳ字形活性領域を備える。第一と第二の平行なデジットラインは、このＳ字形活性領域の、それぞれ、第一と第二の領域と重なる。第一と第二の平行なワードラインは、第一と第二の平行なデジットラインに対して実質的に垂直に延び、Ｓ字形活性領域の、それぞれ、第三と第四の領域と重なる。概ね長方形のキャパシタ構造は、Ｓ字形活性領域の、第一と第二のワードライン間の第五の領域に対して平行に延び、これと重なる。
【００１０】
本発明のさらなる特徴及び長所が付録の図面に示される本発明の好ましい実施例の以下の詳細な説明から明らかになるものである。尚、これら図面を通じて、同一のリファレンス符号は原則的に同一のパーツ、要素或いは機能を指す。
【００１１】
本発明は様々な修正或いは代替が可能であるが、図面には、これらの内の特定の実施例のみが単に一例として示され、以下に詳細に説明される。ただし、これら特定の実施例の説明は本発明を開示される特定の形態に制限することを意図するものではなく、本発明はクレームによって定義される本発明の精神及び範囲内に入る全ての修正物、均等物及び代替物をカバーするものである。
【００１２】
【発明の実施の形態】
本発明の幾つかの実施例を以下に説明する。明快さのために、この明細書においては、実際の実現の全ての要素については説明しない。実際の製品を開発するためには、開発者の特定の目標を達成するため、例えば、システム或いは事業と関連する制約を満たすための、様々な実現に固有な決定を行うことが要求され、これら制約は実現によって異なることは勿論である。更に、このような開発のための努力は、複雑で、多くの時間を要することもあり得るが、ただし、それにも関わらず、これらは、当業者にとっては決まりきった従来の手順に過ぎないことも理解できよう。
【００１３】
ここに開示される実施例は、キャッシュメモリ用途に対する隠れリフレッシュ動作（ｈｉｄｄｅｎ ｒｅｆｒｅｓｈ ｏｐｅｒａｔｉｏｎｓ）をサポートする新たなＤＲＡＭアーキテクチャに関する。開示される実施例において用いられるＤＲＡＭセルは、１つのキャパシタと２つのアクセストランジスタを備えるデュアルポートＤＲＡＭを備える。このＤＲＡＭセルは、このキャパシタがこれら２つのアクセストランジスタに対して共通となるように構成される。各アクセストランジスタは、キャパシタと一意なデジットライン（ｄｉｇｉｔ ｌｉｎｅ）との間に結合され、これら２つのデジットラインを通じてキャパシタに独立にアクセスできるようにされる。ここに開示されるアーキテクチャにおいて、リフレッシュのためには第二のポートが用いられる。メモリセルのこの第二のポートを介しては、通常の読出し及び書込み動作は許されず、読出し及び書込み動作は、メモリセルの第一のポートを介して遂行される。このため、この第二のポートによって用いられるリフレッシュセンス増幅器（ｒｅｆｒｅｓｈ ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）には、Ｉ／Ｏデバイスは要求されず、このため、この第二のポートと関連するピッチセルオーバヘッド（ｐｉｔｃｈ ｃｅｌｌ ｏｖｅｒｈｅａｄ）が最小化され、総面積ペナルティ（ｏｖｅｒａｌｌ ａｒｅａ ｐｅｎａｌｔｙ）が低減される。
【００１４】
図１は、本発明の一つの実施例において採用される一群のダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルを示す。説明の前に、実際には、ＤＲＡＭアレイは、読出し及び書込み動作の際に選択されたセルにアクセスするための行と列にアレイされた多くの類似するセルを含むことに注意する。加えて、複数のこのようなメモリセルを具現するメモリアレイとしては、従来のアドレス復号回路、クロッキング回路、センス増幅器回路、データ及びアドレスバッファ、及びメモリ動作をサポートすることを要求される多くの他の回路（図示せず）が含まれる。更に、本発明は、好ましくは、例えば、マイクロコンピュータと共にオンチップメモリ（ｏｎ−ｃｈｉｐ ｍｅｍｏｒｙ）として実現されるが、単独にメモリチップ内に集積化することもできる。例えば、論理回路、プロセッサ回路等の他の回路と共に、例えば、単一の集積回路ダイ内に集積化、或いは単一の集積回路パッケージ内に集積化される場合は、ＤＲＡＭ或いは他のメモリアレイは、本発明を、メモリアレイとオンチップ（ｏｎ−ｃｈｉｐ）或いはインパッケージ（ｉｎ−ｐａｃｋａｇｅ）論理或いはプロセッサ回路間の入／出力回路を結合するために用いることで、大きな利益を得ることができる。この結果として、このＤＲＡＭ或いは他のメモリアレイは、この論理或いはプロセッサ回路によって用いるためのキャッシュメモリを提供することとなる。
【００１５】
図２は、本発明を用いるメモリデバイス１００が、プロセッサ回路１０２と共に単一の半導体チップ１０４内に集積化される構成を示す。チップ１０４は、信号をチップ１０４内に導入するため及びこれから取り出すためのリード１０６を含む。代替として、メモリデバイス１００は、半導体チップ内に、プロセッサ回路１０２とは別個に実現し、これら２つの別個のチップを、単一の集積回路パッケージ１０４内に一体としてパッケージ化することもできる。この代替においても、リード１０６によって、信号のパッケージ内への導入及びこれからの取り出しが行われる。他の多様な組合せも可能である。
【００１６】
同様に、図３においては、本発明が、一つ或いは複数のバス１１２を介して他の集積回路デバイスとの相互接続を行うように設計されたメモリデバイス１１０内で利用される。例えば、ＤＲＡＭデバイス１１０は、本発明を採用し、相互接続１１６を介して、メモリコントローラ１１４と結合されることに加えて、相互接続バス１１２を介して、プロセッサ１１８、可能な他のメモリデバイス１２０、論理デバイス１２２、及び周辺デバイス１２４と結合され、コンピュータシステム１３０が形成される。このやり方での様々な要素の組合せは周知であり、この構成の一般的な様子が図３に示される。
【００１７】
図１に戻り、本発明の一つの実施例において利用されるメモリセル１０は、読出し／書込み電界効果トランジスタ１２を含み、このソース１１Ａとドレーン１１Ｂは、読出し／書込みデジットライン１４と、メモリキャパシタ１６のメモリノード１５との間に直列に接続される。メモリキャパシタ１６は、ノード１５と、Ｖｃｃ／２なるリファレンス電圧１７との間に接続される。読出し／書込みトランジスタ１２は、更に、ゲート１３を有するが、これはゲート１３に接続された行アドレスワードライン（ｒｏｗ ａｄｄｒｅｓｓ ｗｏｒｄ ｌｉｎｅ）１８によって運ばれる信号によって導通状態に駆動される。メモリセル１０は、更に、リフレッシュ電界効果トランジスタ２０を含み、このソース１９Ａと１９Ｂは、リフレッシュデジットライン２２と、キャパシタ１６のメモリノード１５との間に直列に接続される。このリフレッシュトランジスタ２０は、更に、ゲート２１を有するが、これはゲート２１に接続されたリフレッシュワードライン（ｒｅｆｒｅｓｈ ｗｏｒｄ ｌｉｎｅ）２４によって運ばれる信号によって導通状態に駆動される。
【００１８】
本発明の一つの好ましい形態においては、読出し／書込み電界効果トランジスタ１２とリフレッシュトランジスタ２０は、それぞれ、アクセス回路を形成し、モード特性が向上されるようなＮ−チャネルＭＯＳデバイスとして構成される。勿論、当業者においては、本発明から得られる利益を損なうことなく、他の異なるタイプのトランジスタを利用してメモリアレイを構成することもできる。更に、メモリキャパシタ１６には、好ましくは、ウェーハの単位面積当たり高いキャパシタンスを示すタイプの半導体とされる。ただし、メモリキャパシタ１６は、任意の適当な技術を用いて構成することも、更に、この構造は、必ずしもキャパシタではないことも考え得る。
【００１９】
以下では、２‐トランジスタ、１‐キャパシタＤＲＡＭセル１０の動作について簡単に説明する。セル１０の読出し或いは書込み動作に応答して、このメモリアレイへのアドレスが復号され、行アドレスワードライン１８上の行アドレス信号が高値論理レベルに駆動され、読出し／書込みトランジスタ１２は導通状態に駆動される。リフレッシュワードライン２４は、低値論理レベルにとどまり、こうしてリフレッシュトランジスタ２０は非導通状態に維持される。読出し／書込みトランジスタ１２が導通状態となった状態で、キャパシタ１６が読出し／書込みデジットライン１４に結合され、データがメモリセル１０から読み出される或いはこれに書込まれる。その後、センス増幅器及び他の適当な回路が読出し／書込みデジットライン１４に結合され、適当な読出し或いは書込み動作が達成される。この読出し或いは書込み動作が完了した時点で、行アドレスワードライン１８は低値論理レベルとなり、読出し／書込みトランジスタ１２はターンオフされ、再び、メモリセル１０のキャパシタ１６が読出し／書込みデジットライン１４から隔離される。図１に概略的に示されるように、複数のメモリセル１０、１０Ａ、１０Ｂ等が読出し／書込みデジットライン１４とリフレッシュデジットライン２２との間に接続され、メモリアレイ内にセルの列が形成される。同様にして、複数のメモリセル３４、３４Ａ、３４Ｂ等が読出し／書込みデジットライン３０とリフレッシュデジットライン３２との間に接続され、メモリアレイ内にもう一つのセルの列が形成される。図１に示すように、読出し／書込みデジットライン１４とリフレッシュデジットライン２２との間に結合されたメモリセル１０は、読出し／書込みワードライン１８及びリフレッシュワードライン１４を読出し／書込みデジットライン３０とリフレッシュデジットライン３２との間に結合されたメモリセル３４と共有する。デジットラインとワードラインを共有し、アレイを形成するメモリセルのこの構成は当業者において周知である。
【００２０】
本発明の一面によると、メモリセル１０は、特徴として、セル１０内のデータをリフレッシュするために専用に用いられるリフレッシュポート（ｒｅｆｒｅｓｈ ｐｏｒｔ）２６を有する。リフレッシュポート２６は、図１に示すリフレッシュトランジスタ２０を介してアクセスされるが、メモリセル１０とリフレッシュデジットライン２２との間の通信を提供する。リフレッシュライン２２にはリフレッシュセンス増幅器（ｒｅｆｒｅｓｈ ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）（図４リファレンス）４０が結合される。メモリセル１０は、更に、読出し／書込みポート２８を有し、これはデータをセル１０から読み出すとき或いはこれに書き込むときにアクセスされる。読出し／書込みポート２８は、読出し／書込みトランジスタ１２を介してアクセスされ、メモリセル１０と読出し／書込みデジットライン１４との間の通信を提供する。読出し／書込みデジットライン１４には、セル１０を読み出すためのセンス増幅器（図示せず）、並びにメモリセル１０とこのアレイの外側のソース或いは宛先との間でデータを転送するための入／出力回路（図示せず）が結合される。このような目的に対するセンス増幅器及び入／出力回路は当分野において周知であり、当業者においては、本発明を採用する製品を構成する際に、この目的のために適当な回路を容易に実現できるものである。
【００２１】
図４に示すように、リフレッシュセンス増幅器４０のノード４３は、アイソレーショントランジスタ４６を介して第一のリフレッシュデジットライン４２に結合される。リフレッシュセンス増幅器４０のノード４５は、アイソレーショントランジスタ４８を介して第ニのリフレッシュデジットライン４４に結合される。アイソレーショントランジスタ４６、４８は、図４に示す実施例においては、アイソレーショントランジスタ４６、４８のゲート４６Ａ、４８Ａの所に適当な電離を加えることで「オン」状態に維持される。アイソレーショントランジスタ４６、４８はリフレッシュセンス増幅器４０の動作を安定化する働きをする。
【００２２】
リフレッシュセンス増幅器４０は、リフレッシュセンス増幅器４０のノード４３と４５の間に交差結合された２つのｎ型トランジスタ５６、５８を含む。第一の信号ライン６８はこれら交差結合されたｎ型トランジスタ５６、５８のドレーンに結合される。リフレッシュセンス増幅器４０は、更に、これらもリフレッシュセンス増幅器４０のノード４３と４５の間に交差結合された２つのｐ型トランジスタ５２、５４を含む。第ニの信号ライン７０はこれら交差結合されたｐ型トランジスタ５２、５４のソースに結合される。リフレッシュセンス増幅器４０のノード４３と４５との間には等化トランジスタ６０が結合される。更に、２つのバイアストランジスタ６２、６４が直列に接続され、リフレッシュセンス増幅器のノード４３と４５の間に直列に結合される。等化信号ライン６６が等化トランジスタ６０及びバイアストランジスタ６２、６４のゲートに結合される。バイアストランジスタ６２、６４間の共通ノードは電源ノード６３に結合される。代替として、本発明を実現するために、他の構成及び形態のリフレッシュセンス増幅器を用いることもできる。
【００２３】
図４に示すリフレッシュセンス増幅器４０の動作は以下の通りである。メモリセル１０（図４には図示せず）を第一のリフレッシュデジットライン４２或いは第ニのリフレッシュデジットライン４４のいずれかに結合する前に、ある電位が等化信号ライン６６に加えられる。本発明の一つの実施例においては、ライン６６に加えられる電位の大きさは、約２．５ボルトとされ、これはフルＶｃｃ電位でもある。この電位が等化信号ライン６６に、等化トランジスタ６０及びバイアストランジスタ６２、６４の動作によって加えられると、結果としてリフレッシュセンス増幅器４０のノード４３と４５上の電圧電位が等しくなる。リフレッシュセンス増幅器４０のノード４３と４５上の電圧が等化された後に、ライン６６上の信号が接地電位に駆動され、等化トランジスタ６０とバイアストランジスタ６２、６４はターンオフされる。次に、メモリセル１０（図４には図示せず）が、そのアクセストランジスタ２０（図１リファレンス）を介して第一のリフレッシュデジットライン４２に結合される。この例においては、メモリセルが第ニのリフレッシュデジットライン４４に結合されることはない。（代替として、メモリセル１０を第ニのリフレッシュデジットライン４４に結合し、メモリセルを第一のリフレッシュデジットライン４２には結合しないようにすることもできる）。メモリセル１０上に存在する電荷（或いは不在の電荷）は、第一のリフレッシュデジットライン４２に結合されると、リフレッシュセンス増幅器４０のノード４３と４５間の均衡を破る。次に、電圧が第一の信号ライン６８に加えられ、交差結合されたｎ型トランジスタ５６、５８の動作を通じて、ノード４３と４５との間の電圧差が増加し始める。次に、ライン６８上の信号が接地電位に駆動され、その後、第二の信号ライン７０上の信号が接地電位から約２．５ボルトなる全Ｖｃｃ電位に上げられる。この電位がライン７０に加えられると、交差結合されたｐ型トランジスタ５２、５４の動作を通じて、リフレッシュセンス増幅器４０のノード４３と４５間の電圧差が更に増幅される。次に、メモリセル１０のリフレッシュトランジスタ２０（図１リファレンス）がターンオフされ、結果として、メモリセル１０のキャパシタ１６内に全電荷（ｆｕｌｌ ｃｈａｒｇｅ）が「捕獲（ｃａｐｔｕｒｉｎｇ）」され、こうしてメモリセル１０がリフレッシュされる。
【００２４】
図４に示すリフレッシュデジットライン及びリフレッシュセンス増幅器の構成は、オープンデジットラインアレイアーキテクチャ（ｏｐｅｎ ｄｉｇｉｔ ｌｉｎｅ ａｒｒａｙ ａｒｃｈｉｔｅｃｔｕｒｅ）である。オープンデジットラインアレイアーキテクチャにおいては、センシングの際に差動センス増幅器に結合されるデジットラインの２半分（ｔｗｏ ｄｉｇｉｔ ｌｉｎｅ ｈａｌｖｅｓ）は、このアレイ内を互いに平行に隣接してはルーティングされない。換言すれば、デジットラインの２半分は、このアレイの異なる部分内を延びる。この構成は当業者においては周知であり、従来から、多くのメモリデバイス（例えば、多くのＤＲＡＭデバイス）がこの構成を利用している。
【００２５】
図５は、折畳みデジットラインアレイアーキテクチャ（ｆｏｌｄｅｄ ｄｉｇｉｔ ｌｉｎｅ ａｒｒａｙ ａｒｃｈｉｔｅｃｔｕｒｅ）を利用する本発明のもう一つの実施例を示す。折畳みデジットラインアレイアーキテクチャにおいては、デジットラインの２半分は互いに平行に（ほぼ）隣接してアレイされ、これらデジットラインの２半分はセンシングの際にセンス増幅器（例えば、差動ソース増幅器）に結合される。この構成は、しばしば、折畳みビットラインアーキテクチャとも呼ばれ、センシングの際の共通モード雑音効果を低減する。図５のリフレッシュセンス増幅器８０の動作は、図４のリフレッシュセンス増幅器４０の動作と同一である。図５に示す実施例においては、ペアのリフレッシュデジットライン４２Ａ、４２Ｂが、それぞれ、アイソレーショントランジスタ４６Ａ、４６Ｂを介して、リフレッシュセンス増幅器８０の、それぞれ、ノード４５Ａ、４３Ａに結合される。更に、第二のペアのリフレッシュデジットライン４４Ａ、４４Ｂが、それぞれ、アイソレーショントランジスタ４８Ａ、４８Ｂを介して、リフレッシュセンス増幅器８０の、それぞれ、ノード４５Ａ、４３Ａに結合される。図５に示す実施例においては、リフレッシュ動作が遂行されるとき、第一のペアのリフレッシュデジットライン４２Ａ、４２Ｂがリフレッシュセンス増幅器８０に結合されるか、第二のペアのリフレッシュデジットライン４４Ａ、４４Ｂがリフレッシュセンス増幅器８０に結合され、一般に、両方のペアのリフレッシュデジットラインが同時にリフレッシュセンス増幅器８０に結合されることはない。
【００２６】
図６は、本発明において用いるのに適するデュアルポートＤＲＡＭセルのレイアウトを示す。キャパシタ９０は、メモリセルのメモリ要素部分を構成し、このメモリ要素は、それぞれ、ノード９１所の読出し／書込みデジットライン９２或いはノード９３所のリフレッシュデジットライン９４に結合される。キャパシタ９０の具体的構造としては、複数の許容可能な形態をとることができ、例えば、スタック構造、蜘蛛の巣構造、或いは他の従来のキャパシタ構造が考えられる。「キャパシタオーバビットライン（ｃａｐａｃｉｔｏｒ ｏｖｅｒ ｂｉｔｌｉｎｅ）」技術や、「ビットラインオーバキャパシタ（ｂｉｔｌｉｎｅ ｏｖｅｒ ｃａｐａｃｉｔｏｒ）」技術を用いることもできる。読出し／書込みワードライン９６は、起動されると、メモリセル９０を読出し／書込みデジットライン９２に結合し、一方、リフレッシュワードライン９８は、起動されると、メモリセル９０をリフレッシュデジットライン９４に結合する。
【００２７】
図６に示す実施例においては、図示されるように、メモリセルは、約４要素サイズ×４要素サイズの空間を要求し、このため１６平方要素サイズのメモリセルとなる。このメモリセルが、図６において４つの点線１００内に示される。この文脈においては、「要素サイズ（ｆｕｅｔｕｒｅ ｓｉｚｅ）」は、概ね、例えば、ワードライン或いはデジットラインの幅、或いは２つの隣接するワードライン或いは２つの隣接するデジットライン間の間隔の幅に等しい。図６から容易にわかるように、キャパシタ９０は、隣接するワードライン、例えば、ワードライン９６、９８の間に形成及び配置される。図６の実施例においては、Ｎ＋活性領域１０２、１０４は、このアレイを通じてＳ字形に湾曲する。例えば、Ｎ＋活性領域１０２はコンタクト９１、９３と交差し、Ｎ＋活性領域１０４はコンタクト１０６、１０８と交差する。アクセストランジスタ（例えば、図１のトランジスタ１２、２０）は、ワードライン（例えば、ワードライン９６、９８）がＮ＋活性領域（例えば、Ｎ＋活性領域１０２、１０４）と重なる点に配置される。Ｓ字形活性領域の、読出し／書込みデジットライン９２とリフレッシュデジットライン９４を交互に配置し、更に、読出し／書込みワードライン９６とリフレッシュワードライン９８を交互に配置する、この構成では、大きな容量値を有する大きなメモリセルを製造することができる。セル面積と容量値を大きくできるために、リフレッシュ動作の際に大きな電荷をリフレッシュデジットラインに送ることができ、オープンデジットラインアレイアーキテクチャと関連する雑音の問題を克服するのに役立つ。
【００２８】
本発明の一つの実施例においては、半導体メモリセルは、電荷蓄積（メモリ）要素１６と、この電荷蓄積要素１６に結合された、電荷蓄積要素１６を読出し／書込みデジットライン１４に結合するように適合化された第一のアクセストランジスタ１２を備える。この電荷蓄積要素１６には、更に、第二のアクセストランジスタ２０が結合され、これは、電荷蓄積要素１６をリフレッシュデジットライン２２に結合するように適合化される。第一のアクセストランジスタ１２のゲート１３は、読出し／書込みワードライン１８に結合され、第ニのアクセストランジスタ２０のゲート２１は、リフレッシュワードライン２４に結合される。
【００２９】
本発明のもう一つの実施例においては、半導体メモリセルは、基板１１０と、この基板１１０内のＳ字形活性領域１０２を備える。第一のデジットライン９２は第二のデジットライン９４と平行に設けられ、これら第一と第二の平行なデジットライン９２、９４は、Ｓ字形活性領域１０２の、それぞれ、第一と第二の領域１１２、１１４と重なる。第一のワードライン９６は第二のワードライン９８と平行に設けられ、これら第一と第二の平行なワードライン９６、９８は、第一と第二のデジットライン９２、９４に対して実質的に垂直に延びる。更に、これら第一と第二の平行なワードライン９６、９８は、Ｓ字形活性領域１０２の、それぞれ、第三と第四の領域１１６、１１８と重なる。概ね長方形のキャパシタ構造９０は、このＳ字形活性領域１０２の第一と第二のワードライン９６と９８の間の第五の領域１２０に対して平行に設けられ、これと重なる。第一のコンタクト９１は、第一のデジットライン９２とＳ字形活性領域１０２の第一の領域１１２との間を延びる。第ニのコンタクト９３は、第ニのデジットライン９４とＳ字形活性領域１０２の第ニの領域１１４との間を延びる。前述のように、キャパシタ構造９０を第一と第二のデジットライン９２、９４の上に設けることも、逆に、第一と第二のデジットライン９２、９４をキャパシタ構造９０の上に設けることもできる。これも前述したように、キャパシタ構造９０は、スタック構造とすることも、蜘蛛の巣構造とすることも、任意の他の適当なキャパシタ構造とすることもできる。Ｓ字形活性領域１０２は、示される実施例においては、Ｎ＋Ｓ字形活性層を備える。
【００３０】
上に開示される特定の実施例は単なる例示にすぎず、本発明は、異なるが均等となるようなやり方にて修正或いは実施することもできる。更に、本発明は、ここに開示された構造或いはデザインの細部に制限されるものではなく、クレームによってのみ制限されるものである。こうして、上に開示の特定の実施例は変更及び修正が可能であり、これら全てのバリエーションが本発明の精神及び範囲内に含まれるものと解され、保護されるべき発明はもっぱらクレームに記述による。
【図面の簡単な説明】
【図１】
本発明の一つの実施例において採用されるダイナミックランダムアクセスメモリセルの略図である。
【図２】
単一半導体チップ上に他の集積回路と一体化して実現される本発明のもう一つの実施例を示す。
【図３】
本発明を採用するＤＲＡＭデバイスがその内部に用いられるコンピュータシステムを示す。
【図４】
オープンデジットラインアレイアーキテクチャが採用される本発明の一つの実施例の一部分を示す。
【図５】
折畳みビットラインアーキテクチャが採用される本発明のもう一つの実施例の一部分を示す。
【図６】
デュアルポートＤＲＡＭセルが採用される一例としてのチップレイアウトの一部分を示す。
【符号の説明】
１０ メモリセル
１２ 読読出し／書込み電界効果トランジスタ
１６ メモリキャパシタ
２０ リフレッシュ電界効果トランジスタ
３４ メモリセル
４０ リフレッシュセンス増幅器
４６ アイソレーショントランジスタ
４８ アイソレーショントランジスタ
５２、５４ ｐ型トランジスタ
５６、５８ ｎ型トランジスタ
６０ 等化トランジスタ
６２、６４ バイアストランジスタ
６３ 電源ノード
８０ リフレッシュセンス増幅器
９０ キャパシタ
１００ メモリデバイス
１０２、１０４ Ｎ＋活性エリア
１０２ プロセッサ回路
１０４ 単一の半導体チップ
１１４ メモリコントローラ
１１８ プロセッサ
１２０ メモリデバイス
１２２ 論理デバイス
１２４ 周辺デバイス
１３０ コンピュータシステム
発明の技術分野
本発明は一般的には半導体メモリ、より詳細には、隠れリフレッシュをサポートするデュアルポートメモリセルを採用するダイナミックランダムアクセスメモリ（ＤＲＡＭ）に関する。
【０００２】
関連技術の記載
半導体メモリデバイスは何年も前から良く知られている。これらデバイスは、典型的には、揮発性メモリデバイス、例えば、ダイナミックランダムアクセスメモリ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ、ＤＲＡＭ）と、不揮発性メモリ、例えば、静的ランダムアクセスメモリ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ、ＳＲＡＭ）の２つのタイプのいずれかに大別される。不揮発性メモリは、通常は、いったんメモリセル内にデータが書きこまれると、データを無期限に保存する。これらセルは、セル内に格納された電荷が適当な条件下において無期限に維持されるように設計される。不揮発性メモリは長所として電荷を無期限に格納することができるが、ただし、不揮発性メモリデバイス内のメモリセルは、揮発性メモリ内のメモリセルと比較して、通常はかなり大きく、メモリセルが大きなほど半導体ダイ上の空間を多く消費することとなる。
【０００３】
揮発性メモリデバイスでは電荷は非常に短期間しか格納できず、セル内の電荷は定期的にリフレッシュすることを要求される。揮発性メモリは短所として各メモリセル内の電荷をリフレッシュすることを要求されるが、ただし、揮発性メモリデバイス内のメモリセルのサイズは、典型的には、不揮発性メモリ内のセルサイズよりかなり小さい。このようにセルサイズが小さなために、揮発性メモリセルでは、ある与えられたダイ空間内に、同一のダイ空間内に形成可能な不揮発性メモリセルの数と比較して、より多くの数のメモリセルを形成することができる。今日のマイクロコンピュータ用途においては、典型的には、多量のランダムアクセスメモリが要求或いは少なくとも要望される。更に、ますます高速なデータ処理が要望されているために、同一のダイ内にますます多量のランダムアクセスメモリが論理回路と共に組込まれる傾向にある。例えば、最近のマイクロプロセッサは、典型的には、キャッシュとして機能する多量のオン・チップメモリを含む。あるアレイ内のメモリの量の増加すると、そのアレイ内の全メモリセルをリフレッシュするために要求される時間量も増加し、このために、さもなければ「読出し（ｒｅａｄ）」及び「書込み（ｗｒｉｔｅ）」動作のために利用できる時間が「盗用（ｓｔｅａｌｉｎｇ）」されることとなる。
【０００４】
様々なキャッシュアーキテクチャにおいてＳＲＡＭデバイスの代りにＤＲＡＭデバイスを用いることを可能にするシステムを開発するための多くの努力がなされている。これら努力における第一の目的は、システム内により多くのキャッシュメモリをサポートすることと、同時に、コストを削減することに向けられてきた。このようなシステムにおける２つの要件は、ＤＲＡＭキャッシュが自身のリフレッシュ用件を扱うことができることと、リフレッシュ動作が完全に隠されること、つまり、リフレッシュ動作がユーザに透明となることである。キャッシュの部分をＤＲＡＭデバイスを用いて設計しようとする従来の試みは、リフレッシュ動作を隠すという問題を完全に解決するには至っていない。これら研究には、オン・ボードＳＲＡＭを利用してＤＲＡＭデータの単一の行或いはＤＲＡＭデータの複数の行を格納し、データがアドレスされる度に対応する一つ或いは複数の行をリフレッシュのために解放するやり方が含まれる。ただし、これら試みの殆どは、システムを様々な面で制約し、真のランダムアクセスをサポートするとは言えない。
【０００５】
本発明は上述の問題を解消或いは少なくとも低減する。
【０００６】
発明の概要
本発明は、データを格納するためのメモリセルと、メモリセル内に格納されたデータをリフレッシュするためのリフレッシュ回路を有する集積回路デバイスに向けられる。一つの実施例においては、このデバイスは、メモリ要素、読出し／書込みアクセスデバイス及びリフレッシュアクセスデバイスを有するメモリセルを備える。読出し／書込みアクセスデバイスには読出し／書込みデジットラインが結合され、リフレッシュアクセスデバイスにはリフレッシュデジットラインが結合される。読出し／書込みデジットラインにはセンス増幅器が結合され、読出し／書込みデジットラインには入／出力回路が結合される。リフレッシュデジットラインにはリフレッシュセンス増幅器が結合される。この発明は、集積回路メモリデバイスとして実現することも、他の半導体デバイスと組合せて、単一の半導体チップ上に実現することも、単一の集積回路パッケージ内に実現することも、或いは個別の集積回路パッケージとして実現し、他の電気回路を介して相互接続することもできる。
【０００７】
本発明のもう一面によると、集積回路メモリデバイスを動作する方法が開示される。この方法は、メモリセルを第一のデジットラインに結合する過程と、第一のデジットラインを通じてデータをメモリセルに書き込む過程と、第一のデジットラインからメモリセルを切り離す過程と、メモリセルを第ニのデジットラインに結合する過程と、第ニのデジットラインを通じてメモリセル内に格納されているデータをリフレッシュする過程と、第ニのデジットラインからメモリセルを切り離す過程と、メモリセルを第一のデジットラインに結合する過程と、第一のデジットラインを通じてメモリセル内のデータを読み出す過程と、第一のデジットラインからメモリセルを切り離す過程と、定期的に、メモリセルを第ニのデジットラインに結合し、第ニのデジットラインを通じてメモリセル内のデータをリフレッシュし、第ニのデジットラインからメモリセルを切り離す過程と、を含む。
【０００８】
本発明のもう一面によると、半導体メモリセルは、電荷蓄積（メモリ）要素と、電荷蓄積要素に結合され、電荷蓄積要素を読出し／書込みデジットラインに結合するように適合化された第一のアクセストランジスタと、電荷蓄積要素に結合され、電荷蓄積要素をリフレッシュデジットラインに結合するように適合化された第ニのアクセストランジスタとを備える。第一のアクセストランジスタのゲート端子は読出し／書込みワードラインに結合され、第二のアクセストランジスタのゲート端子はリフレッシュワードラインに結合される。
【０００９】
本発明のもう一面によると、半導体メモリセルは、基板とこの基板内のＳ字形活性領域を備える。第一と第二の平行なデジットラインは、このＳ字形活性領域の、それぞれ、第一と第二の領域と重なる。第一と第二の平行なワードラインは、第一と第二の平行なデジットラインに対して実質的に垂直に延び、Ｓ字形活性領域の、それぞれ、第三と第四の領域と重なる。概ね長方形のキャパシタ構造は、Ｓ字形活性領域の、第一と第二のワードライン間の第五の領域に対して平行に延び、これと重なる。
【００１０】
本発明のさらなる特徴及び長所が付録の図面に示される本発明の好ましい実施例の以下の詳細な説明から明らかになるものである。尚、これら図面を通じて、同一のリファレンス符号は原則的に同一のパーツ、要素或いは機能を指す。
【００１１】
本発明は様々な修正或いは代替が可能であるが、図面には、これらの内の特定の実施例のみが単に一例として示され、以下に詳細に説明される。ただし、これら特定の実施例の説明は本発明を開示される特定の形態に制限することを意図するものではなく、本発明はクレームによって定義される本発明の精神及び範囲内に入る全ての修正物、均等物及び代替物をカバーするものである。
【００１２】
【発明の実施の形態】
本発明の幾つかの実施例を以下に説明する。明快さのために、この明細書においては、実際の実現の全ての要素については説明しない。実際の製品を開発するためには、開発者の特定の目標を達成するため、例えば、システム或いは事業と関連する制約を満たすための、様々な実現に固有な決定を行うことが要求され、これら制約は実現によって異なることは勿論である。更に、このような開発のための努力は、複雑で、多くの時間を要することもあり得るが、ただし、それにも関わらず、これらは、当業者にとっては決まりきった従来の手順に過ぎないことも理解できよう。
【００１３】
ここに開示される実施例は、キャッシュメモリ用途に対する隠れリフレッシュ動作（ｈｉｄｄｅｎ ｒｅｆｒｅｓｈ ｏｐｅｒａｔｉｏｎｓ）をサポートする新たなＤＲＡＭアーキテクチャに関する。開示される実施例において用いられるＤＲＡＭセルは、１つのキャパシタと２つのアクセストランジスタを備えるデュアルポートＤＲＡＭを備える。このＤＲＡＭセルは、このキャパシタがこれら２つのアクセストランジスタに対して共通となるように構成される。各アクセストランジスタは、キャパシタと一意なデジットライン（ｄｉｇｉｔ ｌｉｎｅ）との間に結合され、これら２つのデジットラインを通じてキャパシタに独立にアクセスできるようにされる。ここに開示されるアーキテクチャにおいて、リフレッシュのためには第二のポートが用いられる。メモリセルのこの第二のポートを介しては、通常の読出し及び書込み動作は許されず、読出し及び書込み動作は、メモリセルの第一のポートを介して遂行される。このため、この第二のポートによって用いられるリフレッシュセンス増幅器（ｒｅｆｒｅｓｈ ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）には、Ｉ／Ｏデバイスは要求されず、このため、この第二のポートと関連するピッチセルオーバヘッド（ｐｉｔｃｈ ｃｅｌｌ ｏｖｅｒｈｅａｄ）が最小化され、総面積ペナルティ（ｏｖｅｒａｌｌ ａｒｅａ ｐｅｎａｌｔｙ）が低減される。
【００１４】
図１は、本発明の一つの実施例において採用される一群のダイナミックランダムアクセスメモリ（ＤＲＡＭ）セルを示す。説明の前に、実際には、ＤＲＡＭアレイは、読出し及び書込み動作の際に選択されたセルにアクセスするための行と列にアレイされた多くの類似するセルを含むことに注意する。加えて、複数のこのようなメモリセルを具現するメモリアレイとしては、従来のアドレス復号回路、クロッキング回路、センス増幅器回路、データ及びアドレスバッファ、及びメモリ動作をサポートすることを要求される多くの他の回路（図示せず）が含まれる。更に、本発明は、好ましくは、例えば、マイクロコンピュータと共にオンチップメモリ（ｏｎ−ｃｈｉｐ ｍｅｍｏｒｙ）として実現されるが、単独にメモリチップ内に集積化することもできる。例えば、論理回路、プロセッサ回路等の他の回路と共に、例えば、単一の集積回路ダイ内に集積化、或いは単一の集積回路パッケージ内に集積化される場合は、ＤＲＡＭ或いは他のメモリアレイは、本発明を、メモリアレイとオンチップ（ｏｎ−ｃｈｉｐ）或いはインパッケージ（ｉｎ−ｐａｃｋａｇｅ）論理或いはプロセッサ回路間の入／出力回路を結合するために用いることで、大きな利益を得ることができる。この結果として、このＤＲＡＭ或いは他のメモリアレイは、この論理或いはプロセッサ回路によって用いるためのキャッシュメモリを提供することとなる。
【００１５】
図２は、本発明を用いるメモリデバイス１００が、プロセッサ回路１０２と共に単一の半導体チップ１０４内に集積化される構成を示す。チップ１０４は、信号をチップ１０４内に導入するため及びこれから取り出すためのリード１０６を含む。代替として、メモリデバイス１００は、半導体チップ内に、プロセッサ回路１０２とは別個に実現し、これら２つの別個のチップを、単一の集積回路パッケージ１０４内に一体としてパッケージ化することもできる。この代替においても、リード１０６によって、信号のパッケージ内への導入及びこれからの取り出しが行われる。他の多様な組合せも可能である。
【００１６】
同様に、図３においては、本発明が、一つ或いは複数のバス１１２を介して他の集積回路デバイスとの相互接続を行うように設計されたメモリデバイス１１０内で利用される。例えば、ＤＲＡＭデバイス１１０は、本発明を採用し、相互接続１１６を介して、メモリコントローラ１１４と結合されることに加えて、相互接続バス１１２を介して、プロセッサ１１８、可能な他のメモリデバイス１２０、論理デバイス１２２、及び周辺デバイス１２４と結合され、コンピュータシステム１３０が形成される。このやり方での様々な要素の組合せは周知であり、この構成の一般的な様子が図３に示される。
【００１７】
図１に戻り、本発明の一つの実施例において利用されるメモリセル１０は、読出し／書込み電界効果トランジスタ１２を含み、このソース１１Ａとドレーン１１Ｂは、読出し／書込みデジットライン１４と、メモリキャパシタ１６のメモリノード１５との間に直列に接続される。メモリキャパシタ１６は、ノード１５と、Ｖｃｃ／２なるリファレンス電圧１７との間に接続される。読出し／書込みトランジスタ１２は、更に、ゲート１３を有するが、これはゲート１３に接続された行アドレスワードライン（ｒｏｗ ａｄｄｒｅｓｓ ｗｏｒｄ ｌｉｎｅ）１８によって運ばれる信号によって導通状態に駆動される。メモリセル１０は、更に、リフレッシュ電界効果トランジスタ２０を含み、このソース１９Ａと１９Ｂは、リフレッシュデジットライン２２と、キャパシタ１６のメモリノード１５との間に直列に接続される。このリフレッシュトランジスタ２０は、更に、ゲート２１を有するが、これはゲート２１に接続されたリフレッシュワードライン（ｒｅｆｒｅｓｈ ｗｏｒｄ ｌｉｎｅ）２４によって運ばれる信号によって導通状態に駆動される。
【００１８】
本発明の一つの好ましい形態においては、読出し／書込み電界効果トランジスタ１２とリフレッシュトランジスタ２０は、それぞれ、アクセス回路を形成し、モード特性が向上されるようなＮ−チャネルＭＯＳデバイスとして構成される。勿論、当業者においては、本発明から得られる利益を損なうことなく、他の異なるタイプのトランジスタを利用してメモリアレイを構成することもできる。更に、メモリキャパシタ１６には、好ましくは、ウェーハの単位面積当たり高いキャパシタンスを示すタイプの半導体とされる。ただし、メモリキャパシタ１６は、任意の適当な技術を用いて構成することも、更に、この構造は、必ずしもキャパシタではないことも考え得る。
【００１９】
以下では、２‐トランジスタ、１‐キャパシタＤＲＡＭセル１０の動作について簡単に説明する。セル１０の読出し或いは書込み動作に応答して、このメモリアレイへのアドレスが復号され、行アドレスワードライン１８上の行アドレス信号が高値論理レベルに駆動され、読出し／書込みトランジスタ１２は導通状態に駆動される。リフレッシュワードライン２４は、低値論理レベルにとどまり、こうしてリフレッシュトランジスタ２０は非導通状態に維持される。読出し／書込みトランジスタ１２が導通状態となった状態で、キャパシタ１６が読出し／書込みデジットライン１４に結合され、データがメモリセル１０から読み出される或いはこれに書込まれる。その後、センス増幅器及び他の適当な回路が読出し／書込みデジットライン１４に結合され、適当な読出し或いは書込み動作が達成される。この読出し或いは書込み動作が完了した時点で、行アドレスワードライン１８は低値論理レベルとなり、読出し／書込みトランジスタ１２はターンオフされ、再び、メモリセル１０のキャパシタ１６が読出し／書込みデジットライン１４から隔離される。図１に概略的に示されるように、複数のメモリセル１０、１０Ａ、１０Ｂ等が読出し／書込みデジットライン１４とリフレッシュデジットライン２２との間に接続され、メモリアレイ内にセルの列が形成される。同様にして、複数のメモリセル３４、３４Ａ、３４Ｂ等が読出し／書込みデジットライン３０とリフレッシュデジットライン３２との間に接続され、メモリアレイ内にもう一つのセルの列が形成される。図１に示すように、読出し／書込みデジットライン１４とリフレッシュデジットライン２２との間に結合されたメモリセル１０は、読出し／書込みワードライン１８及びリフレッシュワードライン１４を読出し／書込みデジットライン３０とリフレッシュデジットライン３２との間に結合されたメモリセル３４と共有する。デジットラインとワードラインを共有し、アレイを形成するメモリセルのこの構成は当業者において周知である。
【００２０】
本発明の一面によると、メモリセル１０は、特徴として、セル１０内のデータをリフレッシュするために専用に用いられるリフレッシュポート（ｒｅｆｒｅｓｈ ｐｏｒｔ）２６を有する。リフレッシュポート２６は、図１に示すリフレッシュトランジスタ２０を介してアクセスされるが、メモリセル１０とリフレッシュデジットライン２２との間の通信を提供する。リフレッシュライン２２にはリフレッシュセンス増幅器（ｒｅｆｒｅｓｈ ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）（図４リファレンス）４０が結合される。メモリセル１０は、更に、読出し／書込みポート２８を有し、これはデータをセル１０から読み出すとき或いはこれに書き込むときにアクセスされる。読出し／書込みポート２８は、読出し／書込みトランジスタ１２を介してアクセスされ、メモリセル１０と読出し／書込みデジットライン１４との間の通信を提供する。読出し／書込みデジットライン１４には、セル１０を読み出すためのセンス増幅器（図示せず）、並びにメモリセル１０とこのアレイの外側のソース或いは宛先との間でデータを転送するための入／出力回路（図示せず）が結合される。このような目的に対するセンス増幅器及び入／出力回路は当分野において周知であり、当業者においては、本発明を採用する製品を構成する際に、この目的のために適当な回路を容易に実現できるものである。
【００２１】
図４に示すように、リフレッシュセンス増幅器４０のノード４３は、アイソレーショントランジスタ４６を介して第一のリフレッシュデジットライン４２に結合される。リフレッシュセンス増幅器４０のノード４５は、アイソレーショントランジスタ４８を介して第ニのリフレッシュデジットライン４４に結合される。アイソレーショントランジスタ４６、４８は、図４に示す実施例においては、アイソレーショントランジスタ４６、４８のゲート４６Ａ、４８Ａの所に適当な電離を加えることで「オン」状態に維持される。アイソレーショントランジスタ４６、４８はリフレッシュセンス増幅器４０の動作を安定化する働きをする。
【００２２】
リフレッシュセンス増幅器４０は、リフレッシュセンス増幅器４０のノード４３と４５の間に交差結合された２つのｎ型トランジスタ５６、５８を含む。第一の信号ライン６８はこれら交差結合されたｎ型トランジスタ５６、５８のドレーンに結合される。リフレッシュセンス増幅器４０は、更に、これらもリフレッシュセンス増幅器４０のノード４３と４５の間に交差結合された２つのｐ型トランジスタ５２、５４を含む。第ニの信号ライン７０はこれら交差結合されたｐ型トランジスタ５２、５４のソースに結合される。リフレッシュセンス増幅器４０のノード４３と４５との間には等化トランジスタ６０が結合される。更に、２つのバイアストランジスタ６２、６４が直列に接続され、リフレッシュセンス増幅器のノード４３と４５の間に直列に結合される。等化信号ライン６６が等化トランジスタ６０及びバイアストランジスタ６２、６４のゲートに結合される。バイアストランジスタ６２、６４間の共通ノードは電源ノード６３に結合される。代替として、本発明を実現するために、他の構成及び形態のリフレッシュセンス増幅器を用いることもできる。
【００２３】
図４に示すリフレッシュセンス増幅器４０の動作は以下の通りである。メモリセル１０（図４には図示せず）を第一のリフレッシュデジットライン４２或いは第ニのリフレッシュデジットライン４４のいずれかに結合する前に、ある電位が等化信号ライン６６に加えられる。本発明の一つの実施例においては、ライン６６に加えられる電位の大きさは、約２．５ボルトとされ、これはフルＶｃｃ電位でもある。この電位が等化信号ライン６６に、等化トランジスタ６０及びバイアストランジスタ６２、６４の動作によって加えられると、結果としてリフレッシュセンス増幅器４０のノード４３と４５上の電圧電位が等しくなる。リフレッシュセンス増幅器４０のノード４３と４５上の電圧が等化された後に、ライン６６上の信号が接地電位に駆動され、等化トランジスタ６０とバイアストランジスタ６２、６４はターンオフされる。次に、メモリセル１０（図４には図示せず）が、そのアクセストランジスタ２０（図１リファレンス）を介して第一のリフレッシュデジットライン４２に結合される。この例においては、メモリセルが第ニのリフレッシュデジットライン４４に結合されることはない。（代替として、メモリセル１０を第ニのリフレッシュデジットライン４４に結合し、メモリセルを第一のリフレッシュデジットライン４２には結合しないようにすることもできる）。メモリセル１０上に存在する電荷（或いは不在の電荷）は、第一のリフレッシュデジットライン４２に結合されると、リフレッシュセンス増幅器４０のノード４３と４５間の均衡を破る。次に、電圧が第一の信号ライン６８に加えられ、交差結合されたｎ型トランジスタ５６、５８の動作を通じて、ノード４３と４５との間の電圧差が増加し始める。次に、ライン６８上の信号が接地電位に駆動され、その後、第二の信号ライン７０上の信号が接地電位から約２．５ボルトなる全Ｖｃｃ電位に上げられる。この電位がライン７０に加えられると、交差結合されたｐ型トランジスタ５２、５４の動作を通じて、リフレッシュセンス増幅器４０のノード４３と４５間の電圧差が更に増幅される。次に、メモリセル１０のリフレッシュトランジスタ２０（図１リファレンス）がターンオフされ、結果として、メモリセル１０のキャパシタ１６内に全電荷（ｆｕｌｌ ｃｈａｒｇｅ）が「捕獲（ｃａｐｔｕｒｉｎｇ）」され、こうしてメモリセル１０がリフレッシュされる。
【００２４】
図４に示すリフレッシュデジットライン及びリフレッシュセンス増幅器の構成は、オープンデジットラインアレイアーキテクチャ（ｏｐｅｎ ｄｉｇｉｔ ｌｉｎｅ ａｒｒａｙ ａｒｃｈｉｔｅｃｔｕｒｅ）である。オープンデジットラインアレイアーキテクチャにおいては、センシングの際に差動センス増幅器に結合されるデジットラインの２半分（ｔｗｏ ｄｉｇｉｔ ｌｉｎｅ ｈａｌｖｅｓ）は、このアレイ内を互いに平行に隣接してはルーティングされない。換言すれば、デジットラインの２半分は、このアレイの異なる部分内を延びる。この構成は当業者においては周知であり、従来から、多くのメモリデバイス（例えば、多くのＤＲＡＭデバイス）がこの構成を利用している。
【００２５】
図５は、折畳みデジットラインアレイアーキテクチャ（ｆｏｌｄｅｄ ｄｉｇｉｔ ｌｉｎｅ ａｒｒａｙ ａｒｃｈｉｔｅｃｔｕｒｅ）を利用する本発明のもう一つの実施例を示す。折畳みデジットラインアレイアーキテクチャにおいては、デジットラインの２半分は互いに平行に（ほぼ）隣接してアレイされ、これらデジットラインの２半分はセンシングの際にセンス増幅器（例えば、差動ソース増幅器）に結合される。この構成は、しばしば、折畳みビットラインアーキテクチャとも呼ばれ、センシングの際の共通モード雑音効果を低減する。図５のリフレッシュセンス増幅器８０の動作は、図４のリフレッシュセンス増幅器４０の動作と同一である。図５に示す実施例においては、ペアのリフレッシュデジットライン４２Ａ、４２Ｂが、それぞれ、アイソレーショントランジスタ４６Ａ、４６Ｂを介して、リフレッシュセンス増幅器８０の、それぞれ、ノード４５Ａ、４３Ａに結合される。更に、第二のペアのリフレッシュデジットライン４４Ａ、４４Ｂが、それぞれ、アイソレーショントランジスタ４８Ａ、４８Ｂを介して、リフレッシュセンス増幅器８０の、それぞれ、ノード４５Ａ、４３Ａに結合される。図５に示す実施例においては、リフレッシュ動作が遂行されるとき、第一のペアのリフレッシュデジットライン４２Ａ、４２Ｂがリフレッシュセンス増幅器８０に結合されるか、第二のペアのリフレッシュデジットライン４４Ａ、４４Ｂがリフレッシュセンス増幅器８０に結合され、一般に、両方のペアのリフレッシュデジットラインが同時にリフレッシュセンス増幅器８０に結合されることはない。
【００２６】
図６は、本発明において用いるのに適するデュアルポートＤＲＡＭセルのレイアウトを示す。キャパシタ９０は、メモリセルのメモリ要素部分を構成し、このメモリ要素は、それぞれ、ノード９１所の読出し／書込みデジットライン９２或いはノード９３所のリフレッシュデジットライン９４に結合される。キャパシタ９０の具体的構造としては、複数の許容可能な形態をとることができ、例えば、スタック構造、蜘蛛の巣構造、或いは他の従来のキャパシタ構造が考えられる。「キャパシタオーバビットライン（ｃａｐａｃｉｔｏｒ ｏｖｅｒ ｂｉｔｌｉｎｅ）」技術や、「ビットラインオーバキャパシタ（ｂｉｔｌｉｎｅ ｏｖｅｒ ｃａｐａｃｉｔｏｒ）」技術を用いることもできる。読出し／書込みワードライン９６は、起動されると、メモリセル９０を読出し／書込みデジットライン９２に結合し、一方、リフレッシュワードライン９８は、起動されると、メモリセル９０をリフレッシュデジットライン９４に結合する。
【００２７】
図６に示す実施例においては、図示されるように、メモリセルは、約４要素サイズ×４要素サイズの空間を要求し、このため１６平方要素サイズのメモリセルとなる。このメモリセルが、図６において４つの点線１００内に示される。この文脈においては、「要素サイズ（ｆｕｅｔｕｒｅ ｓｉｚｅ）」は、概ね、例えば、ワードライン或いはデジットラインの幅、或いは２つの隣接するワードライン或いは２つの隣接するデジットライン間の間隔の幅に等しい。図６から容易にわかるように、キャパシタ９０は、隣接するワードライン、例えば、ワードライン９６、９８の間に形成及び配置される。図６の実施例においては、Ｎ＋活性領域１０２、１０４は、このアレイを通じてＳ字形に湾曲する。例えば、Ｎ＋活性領域１０２はコンタクト９１、９３と交差し、Ｎ＋活性領域１０４はコンタクト１０６、１０８と交差する。アクセストランジスタ（例えば、図１のトランジスタ１２、２０）は、ワードライン（例えば、ワードライン９６、９８）がＮ＋活性領域（例えば、Ｎ＋活性領域１０２、１０４）と重なる点に配置される。Ｓ字形活性領域の、読出し／書込みデジットライン９２とリフレッシュデジットライン９４を交互に配置し、更に、読出し／書込みワードライン９６とリフレッシュワードライン９８を交互に配置する、この構成では、大きな容量値を有する大きなメモリセルを製造することができる。セル面積と容量値を大きくできるために、リフレッシュ動作の際に大きな電荷をリフレッシュデジットラインに送ることができ、オープンデジットラインアレイアーキテクチャと関連する雑音の問題を克服するのに役立つ。
【００２８】
本発明の一つの実施例においては、半導体メモリセルは、電荷蓄積（メモリ）要素１６と、この電荷蓄積要素１６に結合された、電荷蓄積要素１６を読出し／書込みデジットライン１４に結合するように適合化された第一のアクセストランジスタ１２を備える。この電荷蓄積要素１６には、更に、第二のアクセストランジスタ２０が結合され、これは、電荷蓄積要素１６をリフレッシュデジットライン２２に結合するように適合化される。第一のアクセストランジスタ１２のゲート１３は、読出し／書込みワードライン１８に結合され、第ニのアクセストランジスタ２０のゲート２１は、リフレッシュワードライン２４に結合される。
【００２９】
本発明のもう一つの実施例においては、半導体メモリセルは、基板１１０と、この基板１１０内のＳ字形活性領域１０２を備える。第一のデジットライン９２は第二のデジットライン９４と平行に設けられ、これら第一と第二の平行なデジットライン９２、９４は、Ｓ字形活性領域１０２の、それぞれ、第一と第二の領域１１２、１１４と重なる。第一のワードライン９６は第二のワードライン９８と平行に設けられ、これら第一と第二の平行なワードライン９６、９８は、第一と第二のデジットライン９２、９４に対して実質的に垂直に延びる。更に、これら第一と第二の平行なワードライン９６、９８は、Ｓ字形活性領域１０２の、それぞれ、第三と第四の領域１１６、１１８と重なる。概ね長方形のキャパシタ構造９０は、このＳ字形活性領域１０２の第一と第二のワードライン９６と９８の間の第五の領域１２０に対して平行に設けられ、これと重なる。第一のコンタクト９１は、第一のデジットライン９２とＳ字形活性領域１０２の第一の領域１１２との間を延びる。第ニのコンタクト９３は、第ニのデジットライン９４とＳ字形活性領域１０２の第ニの領域１１４との間を延びる。前述のように、キャパシタ構造９０を第一と第二のデジットライン９２、９４の上に設けることも、逆に、第一と第二のデジットライン９２、９４をキャパシタ構造９０の上に設けることもできる。これも前述したように、キャパシタ構造９０は、スタック構造とすることも、蜘蛛の巣構造とすることも、任意の他の適当なキャパシタ構造とすることもできる。Ｓ字形活性領域１０２は、示される実施例においては、Ｎ＋Ｓ字形活性層を備える。
【００３０】
上に開示される特定の実施例は単なる例示にすぎず、本発明は、異なるが均等となるようなやり方にて修正或いは実施することもできる。更に、本発明は、ここに開示された構造或いはデザインの細部に制限されるものではなく、クレームによってのみ制限されるものである。こうして、上に開示の特定の実施例は変更及び修正が可能であり、これら全てのバリエーションが本発明の精神及び範囲内に含まれるものと解され、保護されるべき発明はもっぱらクレームに記述による。
【図面の簡単な説明】
【図１】
本発明の一つの実施例において採用されるダイナミックランダムアクセスメモリセルの略図である。
【図２】
単一半導体チップ上に他の集積回路と一体化して実現される本発明のもう一つの実施例を示す。
【図３】
本発明を採用するＤＲＡＭデバイスがその内部に用いられるコンピュータシステムを示す。
【図４】
オープンデジットラインアレイアーキテクチャが採用される本発明の一つの実施例の一部分を示す。
【図５】
折畳みビットラインアーキテクチャが採用される本発明のもう一つの実施例の一部分を示す。
【図６】
デュアルポートＤＲＡＭセルが採用される一例としてのチップレイアウトの一部分を示す。
【符号の説明】
１０ メモリセル
１２ 読読出し／書込み電界効果トランジスタ
１６ メモリキャパシタ
２０ リフレッシュ電界効果トランジスタ
３４ メモリセル
４０ リフレッシュセンス増幅器
４６ アイソレーショントランジスタ
４８ アイソレーショントランジスタ
５２、５４ ｐ型トランジスタ
５６、５８ ｎ型トランジスタ
６０ 等化トランジスタ
６２、６４ バイアストランジスタ
６３ 電源ノード
８０ リフレッシュセンス増幅器
９０ キャパシタ
１００ メモリデバイス
１０２、１０４ Ｎ＋活性エリア
１０２ プロセッサ回路
１０４ 単一の半導体チップ
１１４ メモリコントローラ
１１８ プロセッサ
１２０ メモリデバイス
１２２ 論理デバイス
１２４ 周辺デバイス
１３０ コンピュータシステム
Claims (54)
- メモリ要素、読出し／書込みアクセスデバイス、及びリフレッシュアクセスデバイスを有するメモリセルと、
前記読出し／書込みアクセスデバイスに結合された読出し／書込みデジットラインと、
前記リフレッシュアクセスデバイスに結合されたリフレッシュデジットラインと、
前記読出し／書込みアクセスデバイスに結合された読出し／書込みアクセスラインと、
前記フレッシュアクセスデバイスに結合されたリフレッシュアクセスラインと、
前記読出し／書込みデジットラインに結合されたセンス増幅器と、
前記読出し／書込みデジットラインに結合された入／出力回路と、
前記リフレッシュデジットラインに結合された第一のノードを有するリフレッシュセンス増幅器と、を備えることを特徴とする集積回路デバイス。 - 前記メモリセルがダイナミックランダムアクセスメモリセルを備えることを特徴とする請求項１記載の集積回路デバイス。
- 前記メモリセルが、約４要素（ｆｅａｔｕｒｅ）サイズの幅と約４要素サイズの長さを有することを特徴とする請求項２記載の集積回路デバイス。
- 前記リフレッシュセンス増幅器が、１対の交差結合された電界効果トランジスタを備えることを特徴とする請求項２記載の集積回路デバイス。
- 前記メモリセルが第一のメモリセルであり、前記リフレッシュデジットラインが第一のリフレッシュデジットラインであり、前記リフレッシュアクセスラインが第一のリフレッシュアクセスラインであり、更に、
メモリ要素、読出し／書込みアクセスデバイス、及びリフレッシュアクセスデバイスを有する第二のメモリセルと、
前記第二のメモリセルのフレッシュアクセスデバイスに結合された第二のリフレッシュデジットラインと、
前記第二のメモリセルのフレッシュアクセスデバイスに結合された第二のリフレッシュアクセスラインと、を備え、
前記第二のリフレッシュデジットラインが前記リフレッシュセンス増幅器の第二のノードに結合されることを特徴とする請求項１記載の集積回路デバイス。 - 前記第一と第二のメモリセルがダイナミックランダムアクセスメモリセルを備えることを特徴とする請求項５記載の集積回路デバイス。
- 前記第一と第二のメモリセルの各々が約４要素サイズの幅と約４要素サイズの長さを有することを特徴とする請求項６記載の集積回路デバイス。
- 前記リフレッシュセンス増幅器が、１対の交差結合された電界効果トランジスタを備えることを特徴とする請求項６記載の集積回路デバイス。
- 前記第一と第二のリフレッシュデジットラインがオープンデジットラインアレイアーキテクチャとして構成されることを特徴とする請求項８記載の集積回路デバイス。
- 前記第一と第二のリフレッシュデジットラインが折畳みデジットラインアレイアーキテクチャとして構成されることを特徴とする請求項８記載の集積回路デバイス。
- 更に、前記第一のリフレッシュデジットラインと前記リフレッシュセンス増幅器の第一のノードとの間に結合された第一のアイソレーショントランジスタと、
前記第ニのリフレッシュデジットラインと前記リフレッシュセンス増幅器の第二のノードとの間に結合された第ニのアイソレーショントランジスタと、を備えることを特徴とする請求項８記載の集積回路デバイス。 - 各メモリセルがメモリ要素、読出し／書込みポート、及びリフレッシュポートを有する複数のメモリセルを備えるアレイと、
各々が前記複数のメモリセルの少なくとも一つの前記読出し／書込みポートに結合された複数の読出し／書込みデジットラインと、
各々が前記複数のメモリセルの少なくとも一つの前記リフレッシュポートに結合された複数のリフレッシュデジットラインと、
前記複数の読出し／書込みデジットラインに結合され、データを前記複数のメモリセルから読み出す或いはこれに書き込むように適合化された読出し／書込み回路と、
前記複数のリフレッシュデジットラインに結合され、前記複数のメモリセル内に格納されているデータをリフレッシュするように適合化されたリフレッシュ回路と、を備えることを特徴とする集積回路デバイス。 - 前記複数のメモリセルが、複数のダイナミックランダムアクセスメモリセルを備えることを特徴とする請求項１２記載の集積回路デバイス。
- 前記複数のメモリセルの各々が、約４要素サイズの幅と約４要素サイズの長さを有することを特徴とする請求項１３記載の集積回路デバイス。
- 前記リフレッシュ回路が、少なくとも１つの対の交差結合された電界効果トランジスタを備えることを特徴とする請求項１２記載の集積回路デバイス。
- 前記複数のフレッシュデジットラインの第一のフレッシュデジットラインが前記少なくとも一つの対の交差結合された電界効果トランジスタの第一のノードに結合され、前記複数のフレッシュデジットラインの第ニのフレッシュデジットラインが前記少なくとも一つの対の交差結合された電界効果トランジスタの第ニのノードに結合されることを特徴とする請求項１５記載の集積回路デバイス。
- 前記第一と第二のリフレッシュデジットラインがオープンデジットラインアレイアーキテクチャとして構成されることを特徴とする請求項１６記載の集積回路デバイス。
- 前記第一と第二のリフレッシュデジットラインが折畳みデジットラインアレイアーキテクチャとして構成されることを特徴とする請求項１６記載の集積回路デバイス。
- 更に、前記第一のリフレッシュデジットラインと前記少なくとも一つの対の交差結合された電界効果トランジスタの第一のノードとの間に結合された第一のアイソレーショントランジスタと、
前記第ニのリフレッシュデジットラインと前記少なくとも一つの対の交差結合された電界効果トランジスタの第二のノードとの間に結合された第ニのアイソレーショントランジスタと、を備えることを特徴とする請求項１６記載の集積回路デバイス。 - メモリセルを第一のデジットラインに結合する過程と、
前記第一のデジットラインを通じてデータを前記メモリセルに書き込む過程と、
前記第一のデジットラインから前記メモリセルを切り離す過程と、
前記メモリセルを第ニのデジットラインに結合する過程と、
前記第ニのデジットラインを通じて前記メモリセル内に格納されているデータをリフレッシュする過程と、
前記第ニのデジットラインから前記メモリセルを切り離す過程と、
前記メモリセルを前記第一のデジットラインに結合する過程と、
前記第一のデジットラインを通じて前記メモリセル内のデータを読み出す過程と、
前記第一のデジットラインから前記メモリセルを切り離す過程と、
定期的に、前記メモリセルを前記第ニのデジットラインに結合し、前記第ニのデジットラインを通じて前記メモリセル内に格納されているデータをリフレッシュし、前記第ニのデジットラインから前記メモリセルを切り離す過程と、を含むことを特徴とする集積回路メモリデバイスを動作する方法。 - 前記メモリセルがダイナミックランダムアクセスメモリセルを備えることを特徴とする請求項２０記載の方法。
- 前記第ニのデジットラインを通じて前記メモリセル内に格納されているデータをリフレッシュする過程が：
前記第ニのデジットラインをリフレッシュセンス増幅器に結合する過程と、
前記メモリセル内に格納されている電荷をセンシングする過程と、
前記第ニのデジットラインを通じて前記メモリセル内に電荷を再充電する過程と、を含むことを特徴とする請求項２０記載の方法。 - 前記第ニのデジットラインを通じて前記メモリセル内に格納されているデータをリフレッシュする過程が：
前記第ニのデジットラインをリフレッシュセンス増幅器の第一のノードに結合する過程と、
前記リフレッシュセンス増幅器の第ニのノードにリファレンスデジットラインを結合する過程と、
前記第ニのデジットラインと前記リファレンスデジットラインとの間の電位差をセンシングする過程と、
前記電位差を増幅する過程と、
前記第ニのデジットラインを通じて前記メモリセル内に電荷を印加する過程と、を含むことを特徴とする請求項２０記載の方法。 - 各々がメモリ要素、読出し／書込みポート、及びリフレッシュポートを有する複数のメモリセルを備えるアレイと、
各々が前記複数のメモリセルの少なくとも一つの前記読出し／書込みポートに結合された複数の読出し／書込みデジットラインと、
各々が前記複数のメモリセルの少なくとも一つの前記リフレッシュポートに結合された複数のリフレッシュデジットラインと、
前記複数の読出し／書込みデジットラインに結合され、データを前記複数のメモリセルから読み出す或いはこれに書き込むように適合化された読出し／書込み回路と、
前記複数のリフレッシュデジットラインに結合され、前記複数のメモリセル内に格納されているデータをリフレッシュするように適合化されたリフレッシュ回路と、
前記読出し／書込み回路に結合され、前記読出し／書込み回路との間でデータをやり取りするように適合化されたバスと、
前記バスに結合され、データを前記アレイに送信或いはこれから受信するように適合化されたプロセッサと、を備えることを特徴とするシステム。 - 前記複数のメモリセルが複数のダイナミックランダムアクセスメモリセルを備えることを特徴とする請求項２４記載のシステム。
- 各ダイナミックランダムアクセスメモリセルが、各々、約４要素サイズの幅と約４要素サイズの長さを有することを特徴とする請求項２５記載のシステム。
- 前記リフレッシュ回路が少なくとも一つの対の交差結合された電界効果トランジスタを備えることを特徴とする請求項２４記載のシステム。
- 前記複数のフレッシュデジットラインの第一のフレッシュデジットラインが前記少なくとも一つの対の交差結合された電界効果トランジスタの第一のノードに結合され、前記複数のフレッシュデジットラインの第ニのフレッシュデジットラインが前記少なくとも一つの対の交差結合された電界効果トランジスタの第ニのノードに結合されることを特徴とする請求項２７記載のシステム。
- 前記第一と第二のリフレッシュデジットラインがオープンデジットラインアレイアーキテクチャとして構成されることを特徴とする請求項２８記載のシステム。
- 前記第一と第二のリフレッシュデジットラインが折畳みデジットラインアレイアーキテクチャとして構成されることを特徴とする請求項２８記載のシステム。
- 更に、前記第一のリフレッシュデジットラインと前記少なくとも一つの対の交差結合された電界効果トランジスタの第一のノードとの間に結合された第一のアイソレーショントランジスタと、
前記第ニのリフレッシュデジットラインと前記少なくとも一つのペアの交差結合された電界効果トランジスタの第二のノードとの間に結合された第ニのアイソレーショントランジスタと、を備えることを特徴とする請求項２８記載のシステム。 - 各々がメモリ要素、読出し／書込みポート、及びリフレッシュポートを有する複数のメモリセルを備えるアレイと、
各々が前記複数のメモリセルの少なくとも一つの前記読出し／書込みポートに結合された複数の読出し／書込みデジットラインと、
各々が前記複数のメモリセルの少なくとも一つの前記リフレッシュポートに結合された複数のリフレッシュデジットラインと、
前記複数の読出し／書込みデジットラインに結合され、データを前記複数のメモリセルから読み出す或いはこれに書き込むように適合化された読出し／書込み回路と、
前記複数のリフレッシュデジットラインに結合され、前記複数のメモリセル内に格納されているデータをリフレッシュするように適合化されたリフレッシュ回路と、
前記読出し／書込み回路に結合され、データを前記読出し／書込み回路に送信或いはこれから受信するように適合化されたプロセッサとを備え、前記データが前記複数のメモリセルから読み出される或いはこれに書きこまれることを特徴とする集積回路デバイス。 - 前記アレイと前記プロセッサが単一の半導体チップ上に形成されることを特徴とする請求項３２記載の集積回路デバイス。
- 前記アレイと前記プロセッサが単一の半導体回路パッケージ内に含まれることを特徴とする請求項３２記載の集積回路デバイス。
- 前記複数のメモリセルが複数のダイナミックランダムアクセスメモリセルを備えることを特徴とする請求項３２記載の集積回路デバイス。
- 各ダイナミックランダムアクセスメモリセルの各々が約４要素サイズの幅と約４要素サイズの長さを有することを特徴とする請求項３５記載の集積回路デバイス。
- 前記リフレッシュ回路が少なくとも一つのペアの交差結合された電界効果トランジスタを備えることを特徴とする請求項３２記載の集積回路デバイス。
- 前記複数のフレッシュデジットラインの第一のフレッシュデジットラインが前記少なくとも一つの対の交差結合された電界効果トランジスタの第一のノードに結合され、前記複数のフレッシュデジットラインの第ニのフレッシュデジットラインが前記少なくとも一つの対の交差結合された電界効果トランジスタの第ニのノードに結合されることを特徴とする請求項３７記載の集積回路デバイス。
- 前記第一と第二のリフレッシュデジットラインがオープンデジットラインアレイアーキテクチャとして構成されることを特徴とする請求項３８記載の集積回路デバイス。
- 前記第一と第二のリフレッシュデジットラインが折畳みデジットラインアレイアーキテクチャとして構成されることを特徴とする請求項３８記載の集積回路デバイス。
- 更に、前記第一のリフレッシュデジットラインと前記少なくとも一つのペアの交差結合された電界効果トランジスタの第一のノードとの間に結合された第一のアイソレーショントランジスタと、
前記第ニのリフレッシュデジットラインと前記少なくとも一つのペアの交差結合された電界効果トランジスタの第二のノードとの間に結合された第ニのアイソレーショントランジスタと、を備えることを特徴とする請求項３８記載の集積回路デバイス。 - 電荷蓄積（メモリ）要素と、
前記電荷蓄積要素に結合され、前記電荷蓄積要素を読出し／書込みデジットラインに結合するように適合化された第一のアクセストランジスタと、
前記電荷蓄積要素に結合され、前記電荷蓄積要素をリフレッシュデジットラインに結合するように適合化された第ニのアクセストランジスタと、を備え、
前記第一のアクセストランジスタのゲート端子が読出し／書込みワードラインに結合され、前記第二のアクセストランジスタのゲート端子がリフレッシュワードラインに結合されることを特徴とする半導体メモリセル。 - 前記電荷蓄積要素がキャパシタを備えることを特徴とする請求項４２記載の半導体メモリセル。
- 前記電荷蓄積要素が第一と第二の端子を含み、第一の端子が前記第一のアクセストランジスタと前記第二のアクセストランジスタに結合され、第二の端子が電圧源に結合されることを特徴とする請求項４２記載の半導体メモリセル。
- 基板と、
前記基板内のＳ字形（ｓｅｒｐｅｎｔｉｎｅ）活性領域と、
前記Ｓ字形活性領域の、それぞれ、第一と第二の領域と重なる第一と第二の平行なデジットラインと、
前記第一と第二の平行なデジットラインに対して実質的に垂直に延び、前記Ｓ字形活性領域の、それぞれ、第三と第四の領域と重なる第一と第二の平行なワードラインと、
前記Ｓ字形活性領域の、前記第一と第二のワードライン間の、第五の領域に対して平行に延びこれと重なる概ね長方形のキャパシタ構造と、を備えることを特徴とする半導体メモリセル。 - 前記キャパシタ構造が前記第一と第二のデジットラインの上に設けられることを特徴とする請求項４５記載の半導体メモリセル。
- 前記第一と第二のデジットラインが前記キャパシタ構造の上に設けられることを特徴とする請求項４５記載の半導体メモリセル。
- 前記キャパシタ構造がスタック構造を備えることを特徴とする請求項４５記載の半導体メモリセル。
- 前記キャパシタ構造がくし形構造を備えることを特徴とする請求項４５記載の半導体メモリセル。
- 前記Ｓ字形活性領域がＮ＋型のＳ字形活性領域を備えることを特徴とする請求項４５記載の半導体メモリセル。
- 前記キャパシタ構造が部分的に前記第一と第二のワードランイと重なり、前記第一と第二のデジットラインを越えて延在することを特徴とする請求項４５記載の半導体メモリセル。
- 更に、
前記第一のワードラインと前記Ｓ字形活性領域の第三の領域とが重なる領域を備える第一のアクセストランジスタと、
前記第ニのワードラインと前記Ｓ字形活性領域の第四の領域とが重なる領域を備える第ニのアクセストランジスタと、を備えることを特徴とする請求項４５記載の半導体メモリセル。 - 更に、
前記第一のデジットラインと前記Ｓ字形活性領域の第一の領域との間を延び第一のコンタクトと、
前記第ニのデジットラインと前記Ｓ字形活性領域の第ニの領域との間を延び第ニのコンタクトと、を備えることを特徴とする請求項４５記載の半導体メモリセル。 - 前記メモリセルが約４要素サイズの幅と約４要素サイズの長さを有することを特徴とする請求項４５記載の半導体メモリセル。
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| JP2003317469A (ja) * | 2002-04-19 | 2003-11-07 | Mitsubishi Electric Corp | マルチポートメモリ回路 |
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| US6724645B1 (en) * | 2003-01-30 | 2004-04-20 | Agilent Technologies, Inc. | Method and apparatus for shortening read operations in destructive read memories |
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| US7372092B2 (en) * | 2005-05-05 | 2008-05-13 | Micron Technology, Inc. | Memory cell, device, and system |
| US7488664B2 (en) * | 2005-08-10 | 2009-02-10 | Micron Technology, Inc. | Capacitor structure for two-transistor DRAM memory cell and method of forming same |
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| EP3507805A4 (en) | 2016-08-31 | 2020-06-03 | Micron Technology, Inc. | DEVICES AND METHOD WITH FERROELECTRIC MEMORY AND FOR OPERATING FERROELECTRIC MEMORY |
| CN109690680B (zh) * | 2016-08-31 | 2023-07-21 | 美光科技公司 | 包含二晶体管一电容器的存储器及用于存取所述存储器的设备与方法 |
| KR102188490B1 (ko) | 2016-08-31 | 2020-12-09 | 마이크론 테크놀로지, 인크. | 강유전체 메모리를 포함하며 강유전체 메모리에 액세스하기 위한 장치 및 방법 |
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59222959A (ja) * | 1983-06-01 | 1984-12-14 | Hitachi Ltd | 半導体メモリ |
| JPS6111993A (ja) * | 1984-06-28 | 1986-01-20 | Toshiba Corp | 半導体記憶装置 |
| JPS61120395A (ja) * | 1984-11-14 | 1986-06-07 | Toshiba Corp | 半導体記憶装置 |
| JPH04349295A (ja) * | 1991-05-28 | 1992-12-03 | Nec Eng Ltd | 半導体記憶素子 |
| JP2000124331A (ja) * | 1998-10-20 | 2000-04-28 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58220293A (ja) | 1982-06-15 | 1983-12-21 | Nec Corp | 記憶装置 |
| US5007022A (en) * | 1987-12-21 | 1991-04-09 | Texas Instruments Incorporated | Two-port two-transistor DRAM |
| KR0135699B1 (ko) * | 1994-07-11 | 1998-04-24 | 김주용 | 셀프-리프레쉬 가능한 듀얼포트 동적 캠셀 및 리프레쉬장치 |
| JP2882334B2 (ja) * | 1996-01-11 | 1999-04-12 | 日本電気株式会社 | ダイナミックランダムアクセスメモリ |
| US5923593A (en) * | 1996-12-17 | 1999-07-13 | Monolithic Systems, Inc. | Multi-port DRAM cell and memory system using same |
| US5856940A (en) | 1997-08-15 | 1999-01-05 | Silicon Aquarius, Inc. | Low latency DRAM cell and method therefor |
| US6025221A (en) * | 1997-08-22 | 2000-02-15 | Micron Technology, Inc. | Processing methods of forming integrated circuitry memory devices, methods of forming DRAM arrays, and related semiconductor masks |
| US6097621A (en) * | 1998-05-04 | 2000-08-01 | Texas Instruments Incorporated | Memory cell array architecture for random access memory device |
| US5963497A (en) | 1998-05-18 | 1999-10-05 | Silicon Aquarius, Inc. | Dynamic random access memory system with simultaneous access and refresh operations and methods for using the same |
| DE19845124C2 (de) * | 1998-09-30 | 2000-10-26 | Siemens Ag | Layout für einen Halbleiterspeicher |
| US6469925B1 (en) | 2000-07-14 | 2002-10-22 | Raj Kumar Jain | Memory cell with improved retention time |
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|---|---|---|---|---|
| JPS59222959A (ja) * | 1983-06-01 | 1984-12-14 | Hitachi Ltd | 半導体メモリ |
| JPS6111993A (ja) * | 1984-06-28 | 1986-01-20 | Toshiba Corp | 半導体記憶装置 |
| JPS61120395A (ja) * | 1984-11-14 | 1986-06-07 | Toshiba Corp | 半導体記憶装置 |
| JPH04349295A (ja) * | 1991-05-28 | 1992-12-03 | Nec Eng Ltd | 半導体記憶素子 |
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