JPH0713847B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0713847B2 JPH0713847B2 JP62055903A JP5590387A JPH0713847B2 JP H0713847 B2 JPH0713847 B2 JP H0713847B2 JP 62055903 A JP62055903 A JP 62055903A JP 5590387 A JP5590387 A JP 5590387A JP H0713847 B2 JPH0713847 B2 JP H0713847B2
- Authority
- JP
- Japan
- Prior art keywords
- bit line
- memory cell
- memory device
- semiconductor memory
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、高集積半導体記憶装置に関し、特に、ダイ
ナミック型半導体記憶装置に関する。
ナミック型半導体記憶装置に関する。
［従来の技術］ 第７図は、従来のダイナミック型半導体記憶装置（ダイ
ナミック型RAM）のメモリセル部の構造を示す図であ
る。ダイナミック型半導体記憶装置は、その高集積化に
伴い、セルキャパシタを基板上に掘った穴（trench）の
壁面上に形成し、この壁面を利用して、平面セルサイズ
を小さくしつつ、セルキャパシタ容量は必要量を確保す
るという傾向にある。
ナミック型RAM）のメモリセル部の構造を示す図であ
る。ダイナミック型半導体記憶装置は、その高集積化に
伴い、セルキャパシタを基板上に掘った穴（trench）の
壁面上に形成し、この壁面を利用して、平面セルサイズ
を小さくしつつ、セルキャパシタ容量は必要量を確保す
るという傾向にある。
第７図は、このような高集積化に適したメモリセル構造
の一例である。特に、第７図（ａ）は平面図であり、第
７図（ｂ）は、第７図（ａ）上の線Ｘ−Ｘ′に沿って見
た概略断面図である。
の一例である。特に、第７図（ａ）は平面図であり、第
７図（ｂ）は、第７図（ａ）上の線Ｘ−Ｘ′に沿って見
た概略断面図である。
第７図に示す例では、セルキャパシタの対向電極（セル
プレート）１は第１層目のポリシリコン層、ワード線ト
ランスファゲート２は第２層目のポシリコン層、ビット
線３はアルミニウム層で形成されており、セルキャパシ
タは、セル間の形成された溝の壁面上に形成されてい
る。
プレート）１は第１層目のポリシリコン層、ワード線ト
ランスファゲート２は第２層目のポシリコン層、ビット
線３はアルミニウム層で形成されており、セルキャパシ
タは、セル間の形成された溝の壁面上に形成されてい
る。
このような構成では、ビット線３、ワード線２、メモリ
セル１の関係が、第８図（ａ）のようなフォールデッド
ビット線方式に適する関係にあらず、第８図（ｂ）に示
すようなオープンビット線方式に適した関係になってい
る。
セル１の関係が、第８図（ａ）のようなフォールデッド
ビット線方式に適する関係にあらず、第８図（ｂ）に示
すようなオープンビット線方式に適した関係になってい
る。
一方、フォールデッドビット線方式は、メモリアレイノ
イズのコモンモード化によるノイズキャンセル機能を備
え、また、高感度センス動作によりビット線電位の読出
し動作余裕があり、しかも、センスアンプのレイアウト
ピッチが大きくとれる等の利点が多く、高集積半導体記
憶装置に適した方式である。
イズのコモンモード化によるノイズキャンセル機能を備
え、また、高感度センス動作によりビット線電位の読出
し動作余裕があり、しかも、センスアンプのレイアウト
ピッチが大きくとれる等の利点が多く、高集積半導体記
憶装置に適した方式である。
［発明が解決しようとする問題点］ にもかかわらず、従来の半導体記憶装置においては、メ
モリセル構造の高集積化の方向が、フォールデッドビッ
ト線方式に適するものとなっておらず、両者を組合わせ
ることができないという問題点があった。
モリセル構造の高集積化の方向が、フォールデッドビッ
ト線方式に適するものとなっておらず、両者を組合わせ
ることができないという問題点があった。
つまり、従来の半導体記憶装置では、高集積化が可能な
メモリセル構造と、フォールデッドビット線構造の長所
とを兼ね備えたメモリセルアレイが実現困難であった。
メモリセル構造と、フォールデッドビット線構造の長所
とを兼ね備えたメモリセルアレイが実現困難であった。
この発明は、上記のような問題点を解消するためになさ
れたもので、高集積化に適したオープンビット線方式の
メモリセル構造を持ちながら、完全にフォールデッドビ
ット線と同様なセンス動作が可能な半導体記憶装置を得
ることを目的とする。
れたもので、高集積化に適したオープンビット線方式の
メモリセル構造を持ちながら、完全にフォールデッドビ
ット線と同様なセンス動作が可能な半導体記憶装置を得
ることを目的とする。
［問題点を解決するための手段］ この発明に係る半導体記憶装置は、ビット線対をメモリ
セルアレイの中央部で分割して縦列配置し、必要に応じ
て分割されたビット線対のいずれか一方同士を接続し
て、完全にフォールデッドビット線方式と同様なセンス
動作が可能にしたものである。
セルアレイの中央部で分割して縦列配置し、必要に応じ
て分割されたビット線対のいずれか一方同士を接続し
て、完全にフォールデッドビット線方式と同様なセンス
動作が可能にしたものである。
［作用］ この発明における半導体記憶装置は、分割されたビット
線対のそれぞれについて、フォールデッドビット線方式
の信号読出し、センス、再書込みの各動作が行なわれ
る。
線対のそれぞれについて、フォールデッドビット線方式
の信号読出し、センス、再書込みの各動作が行なわれ
る。
［発明の実施例］ 以下、この発明の実施例を図について説明する。
第１図は、この発明の一実施例によるメモリセルアレイ
の回路図である。
の回路図である。
メモリセル自体は、第８図（ｂ）に示すようなオープン
ビット線方式に適する構造を有している。したがって、
第１図において、選択されたワード線WLにより、対をな
すビット線BL1,▲▼のそれぞれに、１個ずつメモ
リセルC1,C2が接続される。
ビット線方式に適する構造を有している。したがって、
第１図において、選択されたワード線WLにより、対をな
すビット線BL1,▲▼のそれぞれに、１個ずつメモ
リセルC1,C2が接続される。
この実施例の構成上の特徴は、ビット線対が、その中央
で左右に二分割されており、それぞれ、BL1と▲
▼、BL2と▲▼が対になっていて、これら各対
に、それぞれ、センスアンプSA1,SA2が接続されている
ことである。
で左右に二分割されており、それぞれ、BL1と▲
▼、BL2と▲▼が対になっていて、これら各対
に、それぞれ、センスアンプSA1,SA2が接続されている
ことである。
さらにまた、ビット線▲▼と▲▼とは、ト
ランスファゲートトランジスタT1によって断続可能にさ
れていることである。
ランスファゲートトランジスタT1によって断続可能にさ
れていることである。
第２図は、第１図の回路における信号の動作タイミング
図であり、第３図（ａ）（ｂ）（ｃ）（ｄ）は、それぞ
れ、第１図のビット線BL1,▲▼,BL2,▲▼
における信号読出し時の電位の変化を示している。
図であり、第３図（ａ）（ｂ）（ｃ）（ｄ）は、それぞ
れ、第１図のビット線BL1,▲▼,BL2,▲▼
における信号読出し時の電位の変化を示している。
以下、第１図の回路の動作について、第１図ないし第３
図を参照しながら説明する。
図を参照しながら説明する。
第２図において、外部信号▲▼が立ち下がると、
ロウアドレスがラッチされ、ロウアドレスに従って選択
された第１図のメモリアレイブロック100のワード線WL
が立ち上がる。これが第２図の時刻t1である。
ロウアドレスがラッチされ、ロウアドレスに従って選択
された第１図のメモリアレイブロック100のワード線WL
が立ち上がる。これが第２図の時刻t1である。
このとき、ビット線対BL1,▲▼には、それぞれ、
メモリセルC1,2が接続されるので、これらメモリセルC
1,C2に蓄えられた信号が、それぞれ、ビット線BL1,▲
▼上に現われる。
メモリセルC1,2が接続されるので、これらメモリセルC
1,C2に蓄えられた信号が、それぞれ、ビット線BL1,▲
▼上に現われる。
このとき、ビット線プリチャージ電圧 が1/2Vcc（Vccは電源電位）とすると、 なる電位変化が、ビット線BL1,▲▼上に現われる
ことになる。
ことになる。
ところで、第１図の回路の場合は、ビット線BL1,▲
▼,BL2,▲▼は、二分割された通常のビット線
の半分の長さであるから、その浮遊容量は、それぞれ、
1/2CBである。
▼,BL2,▲▼は、二分割された通常のビット線
の半分の長さであるから、その浮遊容量は、それぞれ、
1/2CBである。
また、この状態では、第２図に示すように、信号φT1が
ハイレベルであって、トランスファゲートトランジスタ
T1が“オン”状態であるから、ビット線▲▼はビ
ット線▲▼とつながった状態である。よって、ビ
ット線BL1,▲▼，▲▼に現われる電位変化
ΔVBL1,Δ▲ ▼、Δ▲ ▼はそれぞれ、それ
ぞれ となる。
ハイレベルであって、トランスファゲートトランジスタ
T1が“オン”状態であるから、ビット線▲▼はビ
ット線▲▼とつながった状態である。よって、ビ
ット線BL1,▲▼，▲▼に現われる電位変化
ΔVBL1,Δ▲ ▼、Δ▲ ▼はそれぞれ、それ
ぞれ となる。
通常、ビット線浮遊容量CBとメモリセル室温Csとの比
は、 CB/Cs＝10〜20 であるから、上記式より、メモリセルC1によりビット線
BL1に現われる信号電圧は、メモリセルC2によりビット
線▲▼および▲▼に現われる信号電圧のほ
ぼ２倍となる。
は、 CB/Cs＝10〜20 であるから、上記式より、メモリセルC1によりビット線
BL1に現われる信号電圧は、メモリセルC2によりビット
線▲▼および▲▼に現われる信号電圧のほ
ぼ２倍となる。
この後、第２図に示すように、時刻t2で信号φT1が立ち
下がり、トランジスタT1が“オフ”になり、さらにその
後、時刻t3に信号φｓが立ち上がって、センスアンプSA
1,SA2によるセンス動作が開始する。
下がり、トランジスタT1が“オフ”になり、さらにその
後、時刻t3に信号φｓが立ち上がって、センスアンプSA
1,SA2によるセンス動作が開始する。
よって、センスアンプSA1によってメモリセルC1のデー
タが検知され、この後、時刻t4に信号φT1が立ち上が
り、信号φT2が立ち下がると、センスアンプSA2によっ
て検知および増幅されたメモリセルC2の信号情報がビッ
ト線▲▼を通してメモリセルC2に再書込みされ
る。
タが検知され、この後、時刻t4に信号φT1が立ち上が
り、信号φT2が立ち下がると、センスアンプSA2によっ
て検知および増幅されたメモリセルC2の信号情報がビッ
ト線▲▼を通してメモリセルC2に再書込みされ
る。
以上の動作により、最終的に、メモリセルC1のデータは
センスアンプSA1に、メモリセルC2のデータはセンスア
ンプSA2にラッチされ、さらに、メモリセルC2に対して
は、ビット線▲▼を介して元の蓄積データが書込
まれる。
センスアンプSA1に、メモリセルC2のデータはセンスア
ンプSA2にラッチされ、さらに、メモリセルC2に対して
は、ビット線▲▼を介して元の蓄積データが書込
まれる。
これは、第３（ａ）（ｂ）（ｃ）（ｄ）に示すごとく、
メモリセルC1,C2がどのような電荷蓄積状態において
も、誤りなく行なわれる。
メモリセルC1,C2がどのような電荷蓄積状態において
も、誤りなく行なわれる。
よって、第２図に示すように外部信号▲▼を再び
立ち下げてサイクルを終了すれば、２つのメモリセルC
1,C2に対して、蓄積データの読出しおよび再書込み動
作、すなわちリフレッシュ動作が行なわれたことにな
る。
立ち下げてサイクルを終了すれば、２つのメモリセルC
1,C2に対して、蓄積データの読出しおよび再書込み動
作、すなわちリフレッシュ動作が行なわれたことにな
る。
また、この後、外部信号▲▼を立ち下げて、コラ
ムアドレス選択をし、該当するメモリセルC1,C2にデー
タの入出力を行なう場合にも、通常と全く同じ動作によ
り行なえる。
ムアドレス選択をし、該当するメモリセルC1,C2にデー
タの入出力を行なう場合にも、通常と全く同じ動作によ
り行なえる。
なお、以上の動作に必要なセンスアンプSA1,SA2の回路
例を第４図に示し、また、コラム選択系の回路例を第５
図に示す。第５図において、I/O,▲▼は、データ
入出力線を示している。
例を第４図に示し、また、コラム選択系の回路例を第５
図に示す。第５図において、I/O,▲▼は、データ
入出力線を示している。
以上のように、この発明の一実施例では、従来のダイナ
ミック型半導体記憶装置と全く同じ動作が可能である。
ミック型半導体記憶装置と全く同じ動作が可能である。
上記実施例では、第１図のメモリアレイブロック100中
のワード線WLが選択される場合を説明したが、メモリア
レイブロック200中のワード線が選択される場合には、
第２図に破線で示したように、信号φT2およびφT3の波
形を、上述の説明の場合と逆にするだけでよい。
のワード線WLが選択される場合を説明したが、メモリア
レイブロック200中のワード線が選択される場合には、
第２図に破線で示したように、信号φT2およびφT3の波
形を、上述の説明の場合と逆にするだけでよい。
また、上記実施例では、時刻t3とt4（第２図および第３
図参照）の間に十分な時間があり、ビット線電位が接地
電位（0V）と電源電位Vccに確定してから信号φT1が立
ち上がるとして説明したが、時刻t3とt4との間は、それ
ほど大きな時間間隔である必要はない。即ち、ビット線
電位が十分に確定しない時点で、φT1,φT2,φT3を変化
させても、通常、支障なく動作可能である。
図参照）の間に十分な時間があり、ビット線電位が接地
電位（0V）と電源電位Vccに確定してから信号φT1が立
ち上がるとして説明したが、時刻t3とt4との間は、それ
ほど大きな時間間隔である必要はない。即ち、ビット線
電位が十分に確定しない時点で、φT1,φT2,φT3を変化
させても、通常、支障なく動作可能である。
また、上記実施例では、ビット線プリチャージ電位 が、1/2Vccである場合を示したが、この発明の要旨は、
ビット線プリチャージ電位 の如何にかかわらず成り立つということを付け加えてお
く。
ビット線プリチャージ電位 の如何にかかわらず成り立つということを付け加えてお
く。
第６図は、第１図に示したこの発明の一実施例の回路の
改良例であり、第１図の回路におけるメモリセルアレイ
ブロック中央部のビット線BL1,BL2,▲▼，▲
▼の分割部分の図である。
改良例であり、第１図の回路におけるメモリセルアレイ
ブロック中央部のビット線BL1,BL2,▲▼，▲
▼の分割部分の図である。
第１図の回路では、時刻T2に信号φT1が立ち下がる（第
２図参照）と、トランジスタT1のゲート−ソース間容量
およびゲート−ドレイン間容量を介して、ビット線▲
▼と▲▼にカップリングノイズガ与えられ、
これが信号読出し余裕を低下させる原因になるという欠
点があった。
２図参照）と、トランジスタT1のゲート−ソース間容量
およびゲート−ドレイン間容量を介して、ビット線▲
▼と▲▼にカップリングノイズガ与えられ、
これが信号読出し余裕を低下させる原因になるという欠
点があった。
そこで、第６図の改良例のように、ビット線BL1とBL2の
間にも、同様なカップリングノイズを与えこのノイズを
キャンセンルするためのダミートランジスタT1′,T2″
を設ければ、上記欠点を解消することができる。
間にも、同様なカップリングノイズを与えこのノイズを
キャンセンルするためのダミートランジスタT1′,T2″
を設ければ、上記欠点を解消することができる。
なお、第６図において、W,2Wは、それぞれ、トランジス
タT1′,T2″,T1のゲート幅を示している。
タT1′,T2″,T1のゲート幅を示している。
［発明の効果］ 以上のように、この発明によれば、メモリセル構造はオ
ープンビット線方式に適合した構造をとりながら、その
動作が完全にフォールデッドビット線方式に適したメモ
リセルアレイが実現でき、高集積化と高信頼性とが両立
された半導体記憶装置を得ることができる。
ープンビット線方式に適合した構造をとりながら、その
動作が完全にフォールデッドビット線方式に適したメモ
リセルアレイが実現でき、高集積化と高信頼性とが両立
された半導体記憶装置を得ることができる。
第１図は、この発明の一実施例に係るメモリセルアレイ
の回路図である。第２図および第３図は、第１図に示す
回路図の信号の動作タイミング図および電圧波形図であ
る。第４図は、センスアンプの具体的な構成例を示す回
路図である。第５図は、コラム選択系の回路例を示す図
である。第６図は第１図の回路の改良例を示す図であ
る。第７図は、従来の半導体記憶装置のメモリセルアレ
イを構成を説明するための図である。第８図は、フォー
ルデッドビット線方式とオープンビット線方式とを説明
するための図である。 図において、BL1,▲▼,BL2,▲▼はビット
線対、WLはワード線、T1はトランスファゲートトランジ
スタを示す。
の回路図である。第２図および第３図は、第１図に示す
回路図の信号の動作タイミング図および電圧波形図であ
る。第４図は、センスアンプの具体的な構成例を示す回
路図である。第５図は、コラム選択系の回路例を示す図
である。第６図は第１図の回路の改良例を示す図であ
る。第７図は、従来の半導体記憶装置のメモリセルアレ
イを構成を説明するための図である。第８図は、フォー
ルデッドビット線方式とオープンビット線方式とを説明
するための図である。 図において、BL1,▲▼,BL2,▲▼はビット
線対、WLはワード線、T1はトランスファゲートトランジ
スタを示す。
Claims (2)
- 【請求項１】縦列に配置された第１ビット線対および第
２ビット線対と、各ビット線対に接続された第１のセン
スアンプおよび第２のセンスアンプと、これら各ビット
線対と交差する複数のワード線と、ビット線とワード線
との各交点に設けられたメモリセルとからなるメモリセ
ルアレイを有する半導体記憶装置であって、 前記ワード線の選択時には、選択されたワード線によっ
て、前記第１のビット線対または第２のビット線対に接
続された２個のメモリセルが同時に選択されるようにさ
れており、 前記メモリセルに貯えられたメモリセルデータをビット
線へ読出す時には、前記縦列に配置された第１のビット
線対および第２のビット線対のうちの、いずれか片側の
縦列配置されたビット線同士を互いに接続し、かつ、前
記センスアンプの動作時には両者を切り離すためのトラ
ンスファゲートを有することを特徴とする、半導体記憶
装置。 - 【請求項２】前記トランスファゲートは、前記センスア
ンプの動作後に再び導通状態となって、前記センスアン
プで検知および増幅された信号電位を、前記片側のビッ
ト線を通して前記メモリセルに再書込みするように動作
することを特徴とする、特許請求の範囲第１項に記載の
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055903A JPH0713847B2 (ja) | 1987-03-10 | 1987-03-10 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62055903A JPH0713847B2 (ja) | 1987-03-10 | 1987-03-10 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63222390A JPS63222390A (ja) | 1988-09-16 |
| JPH0713847B2 true JPH0713847B2 (ja) | 1995-02-15 |
Family
ID=13012074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62055903A Expired - Fee Related JPH0713847B2 (ja) | 1987-03-10 | 1987-03-10 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713847B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2586042B2 (ja) * | 1987-05-13 | 1997-02-26 | ソニー株式会社 | ダイナミック半導体記憶装置 |
| US6552932B1 (en) | 2001-09-21 | 2003-04-22 | Sandisk Corporation | Segmented metal bitlines |
-
1987
- 1987-03-10 JP JP62055903A patent/JPH0713847B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63222390A (ja) | 1988-09-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6344990B1 (en) | DRAM for storing data in pairs of cells | |
| TW385445B (en) | A semiconductor memory device | |
| US4367540A (en) | Dynamic memory with an interchangeable pair of data lines and sense amplifiers | |
| US8218386B2 (en) | Embedded memory databus architecture | |
| JPS60242592A (ja) | 金属酸化膜半導体ダイナミック・ランダム アクセス・メモリ | |
| JPH0775116B2 (ja) | 半導体記憶装置 | |
| JPH0527194B2 (ja) | ||
| US5966340A (en) | Semiconductor memory device having hierarchical word line structure | |
| JP2691280B2 (ja) | 半導体記憶装置 | |
| JPS61142591A (ja) | 半導体記憶装置 | |
| JPH06302189A (ja) | 半導体記憶装置 | |
| JPH0480479B2 (ja) | ||
| JP3360717B2 (ja) | ダイナミック型半導体記憶装置 | |
| US4922453A (en) | Bit line structure of dynamic type semiconductor memory device | |
| KR950006962B1 (ko) | 반도체 기억 장치 | |
| JP3529534B2 (ja) | 半導体記憶装置 | |
| US5666306A (en) | Multiplication of storage capacitance in memory cells by using the Miller effect | |
| US4980864A (en) | Semiconductor dynamic random access memory with relaxed pitch condition for sense amplifiers and method of operating the same | |
| KR960000891B1 (ko) | 데이타 읽어내기 완료 타이밍을 빠르게한 다이내믹 ram | |
| JPH0713847B2 (ja) | 半導体記憶装置 | |
| JP3185693B2 (ja) | 半導体記憶装置 | |
| JPH0510756B2 (ja) | ||
| JP2712175B2 (ja) | 半導体記憶装置 | |
| JP3256620B2 (ja) | 半導体記憶装置 | |
| JP2586042B2 (ja) | ダイナミック半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |