JP2783563B2 - ダイナミック型半導体記憶装置 - Google Patents

ダイナミック型半導体記憶装置

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JP2783563B2
JP2783563B2 JP63280636A JP28063688A JP2783563B2 JP 2783563 B2 JP2783563 B2 JP 2783563B2 JP 63280636 A JP63280636 A JP 63280636A JP 28063688 A JP28063688 A JP 28063688A JP 2783563 B2 JP2783563 B2 JP 2783563B2
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    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、ダイナミック型半導体記憶装置（DRAM）に
かかり、特にそのビット線センスアンプのレイアウトの
改良に関する。
（従来の技術） １トランジスタ/1キャパシタのメモリセル構造を持つ
DRAMは、メモリセル構造の改良と微細加工技術の進歩に
より著しい高集積化が進んでいる。DRAMのメモリセルア
レイの記憶データは、ビット線対を通してセンスアンプ
で増幅されて読み出される。現在、16MビットDRAMの開
発が各社で行われているが、ここまで高密度化するとメ
モリセル・サイズや記憶データを読み出すビット線対の
線幅および間隔は極めて小さいものとなる。しかしなが
ら、センスアンプ周辺の回路設計ルールは素子特性や素
子加工精度の問題から微細化が制限され、従来と同様の
設計ルールで各ビット線対にセンスアンプを配置するこ
とが困難になってくる。
第18図は、従来の一般的なDRAMのセンスアンプの基本
構成を示す。ビット線対BL,▲▼の間にMOSトランジ
スタQ1、Q2からなるフリップフロップ型センスアンプが
構成される。二つのMOSトランジスタの共通ソースは、
制御線２を通してセンスアンプ活性化回路１に接続さ
れ、アクティブ時この共通ソース電位を制御することに
よりセンスアンプを動作させる。図では一つのセンスア
ンプのみ示しているが、通常ビット線対BL,▲▼に
対して、ｎチャネルMOSトランジスタを用いたセンスア
ンプ（NMOSセンスアンプ）とｐチャネルMOSトランジス
タを用いたセンスアンプ（PMOSセンスアンプ）の二種類
を用意して一組のダイナミック型センスアンプとする。
NMOSセンスアンプは、ビット線対BL,▲▼に現われ
る微少な電位差を増幅するもの即ち、低電位側の増幅を
行なうものであり、PMOSセンスアンプは増幅された電位
差を更に増幅して最大振幅まで持っていくもの即ち、高
電位側の増幅を行なうものである。いずれも２個のMOS
トランジスタを用いたフリップフロップであり、回路構
成的には異ならない。従って以下の説明では、PMOSセン
スアンプのみ示し、NMOSセンスアンプは省略する。
第19図は、二つのセンスアンプSA1,SA2を二対のビッ
ト線BL1,▲▼,BL2,▲▼に対してレイアウ
トした場合の等価回路であり、第20図はその具体的なレ
イアウト例を示している。第20図に示されるように、一
方のセンスアンプSA1を構成する二つのMOSトランジスタ
Q11,Q12は、反転パターンをもってビット線方向に並ん
で配置され、他方のセンスアンプSA2を構成する二つのM
OSトランジスタQ21,Q22も同様に反転パターンを持って
ビット線方向に並んで配置される。同様のレイアスウト
がビット線と直交する方向に繰返されてセンスアンプ例
が構成されることになる。なお第20図において、３は制
御線が接続されるソース・コンタクト部、４はビット線
とドレインが接続されるドレイン・コンタクト部を示
し、５はビット線とゲート電極が接続されるゲート・コ
ンタクト部を示している。
第19図および第20図から明らかなように従来のDRAMの
センスアンプレイアウトでは、一対のビット線BL,▲
▼に対して一つのMOSトランジスタを配置しているこ
とになる。この様なレイアウトでは、ビット線の線幅お
よび間隔が例えば0.5μｍといった微少なものとなった
場合には、MOSトランジスタやそのコンタクトの設計ル
ールも同様に小さくしなければならならず、素子特性や
加工精度の問題からDRAMの製造が困難になる。
（発明が解決しようとする課題） 以上のように従来のDRAMのセンスアンプ回路レイアウ
トでは、より一層のDRAMの高集積化に対応できない、と
いう問題があった。
本発明はこの様な問題を解決したセンスアンプ回路レ
イアウトを持つDRAMを提供することを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明にかかるDRAMは、２組のビット線対からなる４
本のビット線に対して、２組のセンスアンプを構成する
４個のMOSトランジスタが、ビット線方向に並列に配置
され、ビット線４本に対して１個の割合いでレイアウト
されている。
（作用） 本発明によれば、センスアンプを構成するMOSトラン
ジスタは４本分のビット線の間に一つ配置すればよく、
従ってビット線線幅，間隔が微小になっても、センスア
ンプ回路のトランジスタ回り，コンタクト回りの設計ル
ールが十分に緩やかになる。これにより、高集積化DRAM
の製造が容易になる。
（実施例） 以下、本発明の実施例を説明する。なお各実施例にお
いて、対応する部分には同じ符号を付して重複説明は省
略する。
第１図は、第１の実施例のDRAMにおけるセンスアンプ
構成を示す等価回路図であり、第２図はその具体的なレ
イアウトである。ビット線対BL1,▲▼に設けられ
るセンスアンプSA1を構成する２個のMOSトランジスタQ
11,Q12,ビット線対BL2,▲▼に設けられるセンス
アンプSA2を構成する２個のMOSトランジスタQ21,Q22の
計４個が図のようにビット線方向にならんで４段に配置
される。これら４段のMOSトランジスタQ11,Q12,Q21,Q22
はソース，ドレインが順次反転したパターンをもって配
列されている。次のビットBL3,▲▼に設けられる
センスアンプSA3を構成する２個のMOSトランジスタQ31,
Q32、ビット線対BL4,▲▼に設けられるセンスア
ンプSA4を構成する２個のMOSトランジスタQ41,Q42の計
４個についても、先の４個とは反転したパターンでやは
りビット線方向にならんで配置されている。第１図にお
いて、１はセンスアンプ活性化回路,2はこれに各センス
アンプの共通ソース端子を接続する制御線であり、第２
図において、３は制御線２と接続されるソース・コンタ
クト部,4はドレインとビット線を接続するドレイン・コ
ンタクト部、５はゲート電極とビット線を接続するゲー
ト・コンタクト部である。図から明らかなように、各MO
Sトランジスタのゲート・コンタクト部５とソースコン
タクト部３との間をこのMOSトランジスタの動作に直接
関係のないビット線が一本走るようになっている。
第１図および第２図に示した４個のセンスアンプSA1
〜SA4は、模式的にレイアウトを示すと第３図のように
なる。同様のレイアウトがビット線と直交する方向に繰
返されてセンスアンプ列が構成される。
この実施例によれば、第１図および第２図においてビ
ット線と直交する方向のMOSトランジスタ配置を見る
と、MOSトランジスタはビット線４本に付き１個の割合
いで配置されている。従って従来のセンスアンプ回路レ
イアウトと比べてセンスアンプの設計ルールは大きく緩
和される。
第４図は、第２の実施例のセンスアンプ構成を示す等
価回路であり、第５図はその具体的なレイアウトであ
る。この実施例も基本的に先の実施例と同じである。セ
ンスアンプSA2とセンスアンプSA4の部分は、先の実施例
と何等変わらない。先の実施例と異なっているのは、セ
ンスアンプSA1とSA3の部分のパターンが左右反転してい
ることである。
従ってこの実施例でも、センスアンプを構成するMOS
トランジスタはビット線４本当り１個であり、説明ルー
ルが緩和される。
第６図は、第３の実施例のDRAMにおけるセンスアンプ
回路構成の等価回路を示し、第７図はその具体的なレイ
アウトを示す。ここでは、４組のセンスアンプSA1〜SA4
を示している。ビット線方向に４段のMOSトランジスタ
を並べることは先の実施例と同じである。この実施例で
は、図の左側から見て、第１段目と第２段目のMOSトラ
ンジスタQ41とQ42によりビット線対BL4,▲▼用の
センスアンプSA4を構成し、第２段目と第３段目のMOSト
ランジスタQ31とQ32によりビット線対BL3,▲▼用
のセンスアンプSA3を構成し、第３段目と第４段目のMOS
トランジスタQ21とQ22によりビット線対BL2,▲▼
用のセンスアンプSA2を構成し、そして第４段目と第１
段目のMOSトランジスタQ11とQ21によりビット線対BL1,
▲▼用のセンスアンプSA1を構成している。この
様なMOSトランジスタの組合わせを行なうためにこの実
施例では、ソース・コンタクト部３とゲート・コンタク
ト部５の間を２本のビット線を通している。なお第７図
のレイアウトでは、MOSトランジスタQ11と対をなすMOS
トランジスタQ12に対して、ビット線と直交する方向の
繰返しパターンのなかで対応するMOSトランジスタQ12′
を示している。これは、第７図が基本レイアウトとなっ
てこれが繰返し配列されてセンスアンプ列が構成される
からである。
この実施例によっても、各段のMOSトランジスタはビ
ット線４本に付き１個の割合いとなっており、先の各実
施例と同様に設計ルールが緩和される。
なおこの第３の実施例に対して、第１の実施例と第２
の実施例の関係と同様に半分をビット線方向に反転した
パターンで形成することが可能である。その図面は省略
する。以下の実施例でも同様である。
第８図は、第４の実施例のDRAMのセンスアンプ構成を
示す等価回路であり、第９図はその具体的なレイアウト
である。この実施例では、ビット線対BL1,▲▼に
対して半ピッチずれた状態で次のビット線対BL2,▲
▼が配置される特殊なビット線構成を有する。そして
ビット線▲▼と▲▼の間が途中で交差し、
同様にビット線BL1とBL2の間が途中で交差する。ビット
線を交差させるには当然、第９図に示したように交差配
線６を必要とする。このような交差点を挟んで２段計４
段のMOSトランジスタが配置され、左側から見て第１段
目と第４段目のMOSトランジスタQ12とQ11が一つのセン
スアンプSA1を構成し、２段目と３段目のMOSトランジス
タQ21とQ22が他のSA2を構成する。これまでの実施例で
は、ソース・コンタクト部とゲート・コンタクト部の間
に余分なビット線を１本または２本を走らせているのに
対し、この実施例ではドレイン・コンタクト部とゲート
・コンタクト部の間に１本のビット線を走らせている。
そのために、図示のようなビット線の交差を必要とする
のである。
この実施例によっても、MOSトランジスタはビット線
４本に付き１個であり、先の各実施例と同様の効果が得
られる。また交差配線を必要とするが、全体として基本
レイアウトは簡単になっている。
第10図は、第５の実施例のDRAMのセンスアンプ等価回
路であり、第11図はその具体的なレイアウトである。ビ
ット線対は先の実施例と同様、半ピッチずつずれた状態
で配設し、各段のMOSトランジスタのドレイン・コンタ
クト部とゲート・コンタクト部の間に一本のビット線が
通るようにしている。ビット線の交差はない。左側から
見て１段目と２段目のMOSトランジスタQ22とQ21により
ビット線対BL2,▲▼用のセンスアンプSA2を構成
し、３段目と４段目のMOSトランジスタQ11とQ12がビッ
ト線BL1,▲▼用のセンスアンプSA1を構成してい
る。
この実施例によっても、先の実施例と同様の効果が得
られる。またビット線の交差もなくしかも基本レイアウ
トは簡単である。
第12図は、第６の実施例のDRAMのセンスアンプを示す
等価回路であり、第13図はその具体的なレイアウトであ
る。この実施例では、ビット線の配列を通常のものとし
て先の実施例と同様にして４個のMOSトランジスタQ11〜
Q22で２個のセンスアンプSA1,SA2を構成している。これ
までの実施例に比べ最も従来技術に近いが、この実施例
でもやはり、ビット線方向に４段のMOSトランジスタを
並べて、４本のビット線に１個のMOSトランジスタとい
う割合いでレイアウトとしている。
従ってこの実施例でも、先の各実施例と同様の効果が
得られる。
以上では専らセンスアンプ部の構成を説明したが、本
発明が適用される具体的なDRAMのコア回路構成例を次に
説明する。
第14図は、その一例である。大規模DRAMでは通常、メ
モリセルアレイは複数のブロックに分割される。第14図
では４個のサブセルアレイ111〜114に分割された場合を
一例として示している。このようなサブセルアレイ11に
対してそれぞれの両側にNMOSセンスアンプ12とPMOSセン
スアンプ13が交互に配置される。第１のサブセルアレイ
111左側のNMOSセンスアンプ121はこのサブセルアレイ11
1専用である。第１のサブセルアレイ111と第２のサブセ
ルアレイ112の間のPMOSセンスアンプ131は、これらのサ
ブセルアレイで共用されるものであって、それぞれにｐ
チャネルMOSトランジスタQP11,QP12およびQP21,QP22か
らなるトランスファゲートを介して接続されている。第
２のサブセルアレイ112と第３のサブセルアレイ113の間
のNMOSセンスアンプ122は、これらのサブセルアレイで
共用されるものであって、それぞれにｎチャネルMOSト
ランジスタQN21,QN22およびQN31,QN32からなるトランス
ファゲートを介して接続されている。第３のサブセルア
レイ113と第４のサブセルアレイ114の間のPMOSセンスア
ンプ132は、これらのサブセルアレイで共用されるもの
であって、それぞれにｐチャネルMOSトランジスタQP31,
QP32およびQP41,QP42からなるトランスファゲートを介
して接続されている。第４のサブセルアレイ114の右側
のNMOSセンスアンプ123は、このサブセルアレイ専用で
ある。
このように第14図のコア回路は、分割配置されたサブ
セルアレイに対してPMOSセンスアンプとNMOSセンスアン
プを分割して配置し、且つNMOSセンスアンプ,PMOSセン
スアンプ共にその両側にあるサブセルアレイで共用する
方式としている。ここでPMOSセンスアンプをサブセルア
レイに接続するトランスファゲートにはｐチャネルMOS
トランジスタを用い、NMOSセンスアンプをサブセルアレ
イに接続するトランスファゲートにはｎチャネルMOSト
ランジスタを用いているのは、これらトランスファゲー
トでのしきい値分の電位降下によって読み出される信号
電圧が電源電位から接地電位まで最大限の振幅で増幅さ
れるようにするためである。
第15図は、このようなコア回路を持つDRAMの動作を説
明するためのタイミング図である。外部からのストロー
ブ信号▲▼が“L"レベルになり、ロウ・アドレス
が取り込まれる。このアドレスに従って例えばサブセル
アレイ112が選ばれたとする。プリチャージ状態で“L"
レベルであったｐチャネルのトランスファゲートMOSト
ランジスタのゲート入力である制御線SP1,SP2,…のうち
SP1が“H"レベルになってMOSトランジスタQP11,QP12が
オフとなり、PMOSセンスアンプ131はその左側のサブセ
ルアレイ111と切離される。またプリチャージ状態で
“H"レベルであったｎチャネルのトランスファゲートMO
Sトランジスタのゲート入力である制御線SN1,SN2,…の
うちSN3が“L"レベルになってMOSトランジスタQN31,Q
N32がオフとなり、NMOSセンスアンプ122はその右側のサ
ブセルアレイ113と切離される。その後，選択されたサ
ブセルアレイ112内の一本のワード線WLが選択され、こ
の選択ワード線に沿ったメモリセルのデータがビット線
BLに現われる。このデータはNMOSセンスアンプの活性化
信号▲▼が“L"レベルになり、PMOSセンスアンプ
の活性化信号SAPが“H"レベルになって、サブセルアレ
イ112を挟むPMOSセンスアンプ131とNMOSセンスアンプ12
2が組となったダイナミック型センスアンプにより増幅
される。
この様な分割センスアンプ方式のコア回路を持つDRAM
に対して、先の各実施例で説明したようなセンスアンプ
回路レイアウトを適用することにより、例えば16Mビッ
ト或いはそれ以上の高密度DRAMを容易に製造することが
可能になる。
本発明はまた、第16図に示すような従来公知の分割セ
ンスアンプ方式のコア回路を持つDRAMにも適用可能であ
る。この分割センスアンプ方式では、隣接するサブセル
アレイでNMOSセンスアンプのみを共有し、PMOSセンスア
ンプはそのNMOSセンスアンプの外側にトランスファゲー
ト用ｎチャネルMOSトランジスタQ1〜Q4を介して接続し
て、各サブセルアレイ毎にPMOSセンスアンプを用意して
いる。
第17図は、この様なコア回路を持つDRAMの動作タイミ
ング図である。▲▼が“L"レベルになってロウ・
アドレスが取込まれ、そのアドレスに従って例えば左側
のサブセルアレイ（Ｉ）が選ばれた時には、制御線SLが
“H"レベル,SRが“L"レベルとなる。これにより、NMOS
センスアンプは左側のサブセルアレイ（Ｉ）に接続され
る。右側のサブセルアレイ（II）が選ばれた時には、制
御線SRが“H"レベル,SLが“L"レベルとなって、NMOSセ
ンスアンプは右側のサブセルアレイ（II）に接続され
る。
この様なNMOSセンスアンプのみを共用する分割センス
アンプ方式の場合にも、先の各実施例で説明したセンス
アンプ回路レイアウトを適用すれば、高密度化した場合
に製造が容易になるという効果が得られる。
［発明の効果］ 以上述べたように本発明によれば、センスアンプを構
成するMOSトランジスタをビット線方向に４段に並べ
て、ビット線４本に付き１個のMOSトランジスタという
割合いでレイアウトすることにより、ビット線幅や間隔
が微小になった場合にもセンスアンプ回りの設計ルール
が緩和され、従って大規模DRAMを容易に製造することが
できる。
【図面の簡単な説明】
第１図は、本発明の第１の実施例のDRAMにおけるセンス
アンプ部のレイアウトを等価回路的に示す図、第２図は
その具体的なレイアウト図、第３図は同じく模式的なレ
イアウト図、第４図は第２の実施例のDRAMにおけるセン
スアンプ部のレイアウトを等価回路的に示す図、第５図
はその具体的なレイアウト図、第６図は第３の実施例の
DRAMにおけるセンスアンプ部のレイアウトを等価回路的
に示す図、第７図はその具体的なレイアウト図、第８図
は第４の実施例のDRAMにおけるセンスアンプ部のレイア
ウトを等価回路的に示す図、第９図はその具体的なレイ
アウト図、第10図は第５の実施例のDRAMにおけるセンス
アンプ部のレイアウトを等価回路的に示す図、第11図は
その具体的なレイアウト図、第12図は第６の実施例のDR
AMにおけるセンスアンプ部のレイアウトを等価回路的に
示す図、第13図はその具体的なレイアウト図、第14図は
本発明を適用するコア回路構成例を示す図、第15図はそ
の動作を説明するためのタイミング図、第16図は本発明
を適用する他のコア回路構成例を示す図、第17図はその
動作を説明するためのタイミング図、第18図は従来のDR
AMのセンスアンプの基本構成を示す図、第19図は同じく
センスアンプ部のレイアウトを等価回路的に示す図、第
20図はその具体的なレイアウト図である。 SA（SA1,SA2,…）……センスアンプ,BL,▲▼（BL1,
▲▼,BL2,▲▼，…）……ビット線対、
Q11,Q12,Q21,Q22,Q31,Q32,Q41,Q42……MOSトランジス
タ、１……活性化回路、２……制御線、３……ソース・
コンタクト部、４……ドレイン・コンタクト部、５……
ゲート・コンタクト部、６……交差配線。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/8242 G11C 11/34

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】複数対のビット線と複数のワード線の交点
    に選択的に配置される複数のメモリセルからなるメモリ
    セルアレイと、前記複数のビット線対に接続される複数
    のセンスアンプ回路とからなり、各センスアンプ回路は
    ２個のMOSトランジスタからなるフリップフロップで構
    成されるダイナミック型半導体記憶装置において、 ２組の第1,第２のビット線対と２個の第1,第２のセンス
    アンプ回路を単位として、第１のセンスアンプ回路を構
    成する第1,第２のMOSトランジスタと第２のセンスアン
    プ回路を構成する第3,第４のMOSトランジスタの４個のM
    OSトランジスタは、ビット線方向に並べて４段に配置さ
    れていることを特徴とするダイナミック型半導体記憶装
    置。
  2. 【請求項２】複数対のビット線に沿ってメモリセルが配
    列形成され、各ビット線対にセンスアンプが設けられる
    半導体記憶装置において、 前記センスアンプは、２個のMOSトランジスタからなる
    フリップフロップ型センスアンプ２組を１単位として構
    成する４個のMOSトランジスタがビット線方向に沿って
    配置され、かつ各々のMOSトランジスタはワード線方向
    に見たビット線４本に対して１個の割合でレイアウトさ
    れていることを特徴とするダイナミック型半導体記憶装
    置。
  3. 【請求項３】複数対のビット線と複数のワード線の交点
    に選択的に配置される複数のメモリセルからなるメモリ
    セルアレイと、前記複数のビット線対に接続される複数
    のセンスアンプ回路とからなり、各センスアンプ回路は
    ２個のMOSトランジスタからなるフリップフロップで構
    成されるダイナミック型半導体記憶装置において、 ２組の第1,第２のビット線対と２個の第1,第２のセンス
    アンプ回路を単位として、第１のセンスアンプ回路を構
    成する第1,第２のMOSトランジスタと第２のセンスアン
    プ回路を構成する第3,第４のMOSトランジスタの４個のM
    OSトランジスタは、ビット線方向に並べて４段に配置さ
    れ、かつワード線方向に隣接するビット線４本に対して
    １個の割合で配置されていることを特徴とするダイナミ
    ック型半導体記憶装置。
  4. 【請求項４】前記各MOSトランジスタのソース，チャネ
    ル，ドレインを結ぶ方向は、少なくとも一部はワード線
    方向であることを特徴とする請求項１〜３のいずれかに
    記載のダイナミック型半導体記憶装置。
  5. 【請求項５】前記単位の第１のビット線対に接続される
    第１のセンスアンプ回路の第１或いは第２のMOSトラン
    ジスタのソース・ドレインの拡散層，ゲート配線を含む
    領域上に、第２のセンスアンプ回路に接続される第２の
    ビット線対の配線が少なくとも一部存在することを特徴
    とする請求項１〜３のいずれかに記載のダイナミック型
    半導体記憶装置。
  6. 【請求項６】前記複数のセンスアンプ回路上で、前記ビ
    ット線対の一部は交差していることを特徴とする請求項
    １〜３のいずれかに記載のダイナミック型半導体記憶装
    置。
  7. 【請求項７】前記複数センスアンプ回路上で、前記ビッ
    ト線対の一部はビット線層以外の配線層で配設している
    ことを特徴とする請求項５記載のダイナミック型半導体
    記憶装置。
  8. 【請求項８】前記ビット線対の２本のビット線は、隣に
    配置されていることを特徴とする請求項４記載のダイナ
    ミック型半導体記憶装置。
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