JPH02126672A

JPH02126672A - ダイナミック型半導体記憶装置

Info

Publication number: JPH02126672A
Application number: JP63280636A
Authority: JP
Inventors: Daizaburo Takashima; 大三郎高島; Kenji Tsuchida; 賢二土田; Yukito Owaki; 大脇　幸人
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-11-07
Filing date: 1988-11-07
Publication date: 1990-05-15
Anticipated expiration: 2013-08-06
Also published as: JP2783563B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、ダイナミック型半導体記憶装置（ＤＲＡＭ）
にかかり、特にそのビット線センスアンプのレイアウト
の改良に関する。

（従来の技術）１トランジスタ／１キヤパシタのメモリセル（Ｉ■造を
持つＤＲＡＭは、メモリセル構造の改良と微細加工技術
の進歩により著しい高集積化が進んでいる。ＤＲＡＭの
メモリセルアレイの記憶データは、ビット線対を通して
センスアンプで増幅されて読み出される。現在、１６Ｍ
ビットＤＲＡＭの開発か各社で行われているが、ここま
で高密度化するとメモリセル・サイズや記憶データを読
み出すビット線対の線幅および間隔は極めて小さいもの
となる。しかしなから、センスアンプ周辺の回路設計ル
ールは素子特性や素子加工精度の問題から微細化が制限
され、従来と同様の設計ルールで各ピント線対にセンス
アンプを配置することが困難になってくる。

第１８図は、従来の一般的なりＲＡＭのセンスアンプの
基本構成を示す。ビット線対ＢＬ、ＢＬの間にＭＯＳト
ランジスタＱ＋　、Ｑ２からなるフリップフロップ型セ
ンスアンプが構成される。二つの〜ＩＯＳトランジスタ
の共通ソースは、制御線２を通してセンスアンプ活性化
回路１に接続され、アクティブ時この共通ソース電位を
制御することによりセンスアンプを動作させる。図では
一つのセンスアンプのみ示しているが、通常ビット線対
ＢＬ、ＢＬに対して、ｎチャネルＭＯＳトランジスタを
用いたセンスアンプ（ＮＭＯＳセンスアンプ）とｐチャ
ネルＭＯ５トランジスタを用いたセンスアンプ（ＰＭＯ
Ｓセンスアンプ）の二種ｍを用意して一組のダイナミッ
ク型センスアンプとする。ＮＭＯＳセンスアンプは、ビ
ット線対ＢＬ。

ＢＬに現われる微少な電位差を増幅するもの即ち、低電
位側の増幅を行なうものであり、Ｐ　Ｍ　ＯＳセンスア
ンプは増幅された電位差を更に増幅して最大振幅まで持
っていくもの即ち、高電位側の増幅を行なうものである
。いずれも２個のＭＯ５Ｉ−ランジスタを用いたフリッ
プフロップであり、回路構成的には異ならない。従って
以下の説明では、Ｐ　Ｍ　ＯＳセンスアンプのみ示し、
ＮＭＯＳセンスアンプは省略する。

第１９図は、二つのセンスアンプＳＡ。

ＳＡ２を二対のビット線ＢＬ、、ＢＬ、、ＢＬ２゜ＢＬ
２に対してレイアウトした場合の等価回路であり、第２
０図はその具体的なレイアウト例を示している。第２０
図に示されるように、一方のセンスアンプＳＡ、を構成
する二つのＭＯＳ）ランシスタＱ１１．Ｑ１２は、反転
パターンをもってビット線方向に並んで配置され、他方
のセンスアンプＳＡ２を構成する二つのＭＯＳトランジ
スタＱ２＋、Ｑ２２も同様に反転パターンを持ってビッ
ト線方向に並んで配置される。同様のレイアウト例ビッ
ト線と直交する方向に繰返されてセンスアンプ列が構成
されることになる。なお第２０図において、３は制御線
が接続されるソース・コンタクト部、４はビット線とド
レインが接続されるドレイン・コンタクト部を示し、５
はビット線とゲートｆｌが接続されるゲート・コンタク
ト部を示している。

第１９図および第２０図から明らかなように従来のＤＲ
ＡＭのセンスアンプレイアウトでは、対のビット線ＢＬ
、ＢＬに対して一つのＭＯ３Ｉ−ランジスタを配置して
いることになる。この様なレイアウトでは、ビット線の
線幅および間隔が例えば０．５μｍといった微少なもの
となった場合には、ＭＯＳトランジスタやそのコンタク
トの設計ルールも同様に小さくしなければならならず、
素子特性や加工精度の問題からＤ　ＲＡ　Ｍの製造が困
難になる。

（発明が解決しようとする課題）以上のように従来のＤＲＡ　Ｍのセンスアンプ回路レイ
アウトでは、より一層のＤＲＡＭの高集積化に対応でき
ない、という問題があった。

本発明はこの様な問題を解決したセンスアンプ回路レイ
アウト例トつＤＲＡＭを提供することを目的とする。

［発明の構成］（課題を解決するための手段）本発明にかかるＤＲＡＭは、２組のビット線対からなる
４本のビット線に対して、２組のセンスアンプを構成す
る４個のＭＯＳトランジスタが、ビット線方向に並列に
配置され、ビット線４本に対して１個の割合いでレイア
ウトされている。

（作用）本発明によれば、センスアンプを構成するＭＯＳトラン
ジスタは４本分のビット線の間に一つ配置すればよく、
従ってビット綿線幅１量隔が微小になっても、センスア
ンプ回路のトランジスタ回り、コンタクト回りの設計ル
ールが十分に緩やかになる。これにより、高集積化ＤＲ
ＡＭの製造か容易になる。

（実施例）以下、本発明の詳細な説明する。なお各実施例において
、対応する部分には同じ符号を付して重複説明は省略す
る。

第１図は、第１の実施例のＤＲＡＭにおけるセンスアン
プ構成を示す等価回路図であり、第２図はその具体的な
レイアウトである。ビット線対ＢＬ＋、ＢＬ＋に設けら
れるセンスアンプＳＡ。

を構成する２個のＭＯＳトランジスタＱ１Ｑ】２、ビッ
ト線対ＢＬ２．ＢＬ２に設けられるセンスアンプＳＡ２
を構成する２個のＭｏＳトランジスタＱ２１．Ｑ２２の
計４個が図のようにビット線方向にならんで４段に配置
される。これら４段のＭＯＳトランジスタＱｌｌ、Ｑ１
２Ｑ２１．Ｑ２２はソース、ドレインが順次反転したパ
ターンをもって配列されている。次のビット線対ＢＬ３
．ＢＬ３に設けられるセンスアンプＳＡ３を構成する２
個のＭＯＳトランジスタＱ３１．０３２％　ビット線対
ＢＬ４．ＢＬ４に設けられるセンスアンプＳＡ、を構成
する２個のＭＯＳトランジスタＱ４＋１Ｑ４２の計４個
についても、先の４個とは反転したパターンでやはりビ
ット線方向にならんで配置されている。第１図において
、１はセンスアンプ活性化回路、２はこれに各センスア
ンプの共通ソース端子を接続する制御線であり、第２図
において、３は制御線２と接続されるソース・コンタク
ト部、４はドレインとビット線を接続するドレイン・コ
ンタクト部、５はゲート電極とビット線を接続するゲー
ト・コンタクト部である。図から明らかなように、各Ｍ
ＯＳトランジスタのゲート・コンタクト部５とソース◆
コンタクト部３との間をこのＭＯＳトランジスタの動作
に直接関係のないビット線が一本走るようになっている
。

第１図および第２図に示した４個のセンスアンプＳＡ、
〜ＳＡ４は、模式的にレイアウトを示すと第３図のよう
になる。同様のレイアウトがビット線と直交する方向に
繰返されてセンスアンプ列が構成される。

この実施例によれば、第１図および第２図においてビッ
ト線と直交する方向のＭＯＳトランジスタ配置を見ると
、ＭｏＳトランジスタはビット線４本に付き１個の割合
いで配置されている。従って従来のセンスアンプ回路レ
イアウトと比べてセンスアンプの設計ルールは大きく緩
和される。

第４図は、第２の実施例のセンスアンプ構成を示す等価
回路であり、第５図はその具体的、なレイアウトである
。この実施例も基本的に先の実施例と同じである。セン
スアンプＳＡ２とセンスアンプＳＡ４の部分は、先の実
施例と何等変わらない。

先の実施例と異なっているのは、センスアンプＳＡ、と
ＳＡ３の部分のパターンが左右反転していることである
。

従−てこの実施例でも、センスアンプを構成するＭｏＳ
トランジスタはビット線４本当り１個であり、設計ルー
ルが緩和される。

第６図は、第３の実施例のＤＲＡＭにおけるセンスアン
プ回路構成の等価回路を示し、第７図はその具体的なレ
イアウトを示す。ここでは、４組のセンスアンプＳＡ１
〜ＳＡ４を示している。ビット線方向に４段のＭＯＳト
ランジスタを並べることは先の実施例と同じである。こ
の実施例では、図の左側から見て、第１段目と第２段目
のＭＯＳトランジスタＱ４１　とＱ４２によりビット線
対ＢＬ４．ＢＬ４用のセンスアンプＳＡ４を構成し、第
２段目と第３段目のＭＯＳトランジスタＱ３１とＱ】２
によりビット線対ＢＬ３．ＢＬ３用のセンスアンプＳＡ
３を構成し、第３段目と第４段目のＭＯＳトランジスタ
Ｑ２１と０２２によりビット線対ＢＬ２．ＢＬ２用のセ
ンスアンプＳＡ２を＋、’ｉ成し、そして第４段目と第
１段目のＭＯＳトランジスタＱ＋＋　とＱ１２によりビ
ット線対Ｂ　Ｌ　ｌ＋ＢＬ、用のセンスアンプＳＡ、を
構成している。

この様なＭＯＳトランジスタの組合わせを行なうために
この実施例では、ソース・コンタクト部３とゲート・コ
ンタクト部５の間を２本のビット線を通している。なお
第７図のレイアウトでは、ＭＯＳトランジスタＱｌ＋　
と対をなすＭＯＳトランジスタＱ１２に対して、ビット
線と直交する方向の繰返しパターンのなかで対応するＭ
ＯＳトランジスタＱ１□′を示している。これは、第７
図が基本レイアウトとなってこれが繰返し配列されてで
ンスアンプ列が構成されるからである。

この実施例によっても、各段のＭＯＳトランジスタはビ
ット線４本に付き１個の割合いとなっており、先の各実
施例と同様に設計ルールが緩和される。

なおこの第３の実施例に対して、第１の実施例と第２の
実施例の関係と同様に半分をビット線方向に反転したパ
ターンで形成することが可能である。その図面は省略す
る。以下の実施例でも同様である。

第８図は、第４の実施例のＤ　ＲＡ　Ｍのセンスアンプ
構成を示す等価回路であり、第９図はその具体的なレイ
アウトである。この実施例では、ビット線対ＢＬ、、Ｂ
Ｌ、に対して半ピツチずれた状態で次のビット線対ＢＬ
２．８Ｌ２が配置される特殊なビット線構成を有する。

そしてビット線ＢＬ、とＢＬ２の間が途中で交差し、同
様にビット線ＢＬ、とＢＬ２の間が途中で交差する。ビ
ット線を交差させるには当然、第９図に示したように交
差配線６を必要とする。このような交差点を挟んで２段
計４段のＭＯＳトランジスタが配置され、左側から見て
第１段目と第４段目のＭＯＳトランジスタＱ１２とＱｌ
ｌが一つのセンスアンプＳＡ、を構成し、２段目と３段
目のＭＯＳトランジスタＱ２１と０２２か他のＳＡ２を
構成する。

これまでの実施例では、ソース・コンタクト部とゲート
・コンタクト部の間に余分なビット線を１本または２本
を走らせているのに対し、この実施例ではドレイン・コ
ンタクト部とゲート・コンタクト部の間に１本のビット
線を走らせている。そのために、図示のようなビット線
の交差を必要とするのである。

この実施例によっても、ＭＯＳトランジスタはビット線
４本に付き１個であり、先の各実施例と同様の効果か得
られる。また交差配線を必要とするが、全体として基本
レイアウトは簡単になっている。

第１０図は、第５の実施例のＤＲＡＭのセンスアンプ等
価回路であり、第１１図はその具体的なレイアウトであ
る。ビット線対は先の実施例と同様、半ピツチずつすれ
た状態で配設し、各段のＰｖ１０Ｓトランジスタのドレ
イン・コンタクト部とゲート・コンタクト部の間に１本
のビット線が通るようにしている。ビット線の交差はな
い。左側から見て、１段目と２段目のＭＯＳトランジス
タＱ２２と０２１によりビット線対ＢＬ２．ＢＬ２用の
センスアンプＳＡ２を構成し、３段目と４段目のＭＯＳ
トランジスタＱｌｌとＱ１０がビットｉＢＬ、、ＢＬ、
用のセンスアンプＳＡ、を構成している。

この実施例によっても、先の実施例と同様の効果が得ら
れる。またビット線の交差もなくしかも基本レイアウト
は簡単である。

第１２図は、第６の実施例のＤＲＡＭのセンスアンプを
示す等価回路であり、第１３図はその具体的なレイアウ
トである。この実施例では、ビット線の配列を通常のも
のとして先の実施例と同様にして４個のＭＯＳトランジ
スタＱ１、〜Ｑ２□で２個のセンスアンプＳＡ、、ＳＡ
２を構成している。これまでの実施例に比べ最も従来技
術に近いが、この実施例でもやはり、ビット線方向に４
段のＭＯＳトランジスタを並べて、４本のビット線に１
個のＭＯＳトランジスタという割合いでレイアウトとし
ている。

従ってこの実施例でも、先の各実施例と同様の効果が得
られる。

以上では専らセンスアンプ部の構成を説明したが、本発
明が適用される具体的なりＲＡＭのコア回路構成例を次
に説明する。

第１４図はその一例である。大規模ＤＲＡＭでハ通常、
メモリセルアレイは複数のプロ、ツクに分割される。第
１４図では４個のサブセルアレイ１１１〜ＩＸ、１に分
割された場合を一例として示している。このようなサブ
セルアレイ１１に対してそれぞれの両側にＮ　ｋｉ　Ｏ
Ｓセンスアンプ１２とＰＭＯＳセンスアンプ１３が交互
に配置される。

第１のサブセルアレイ１１１左側のＮＭＯＳセンスアン
プ１２１はこのサブセルアレイ１１１専用である。第１
のサブセルアレイ１１１と第２のサブセルアレイ１１□
の間のＰＭＯＳセンスアンプ１３、は、これらのサブセ
ルアレイで共用されるものであって、それぞれにｐチャ
ネルＭＯＳトランジスタＱｐ＋＋・　Ｑｐ　１２および
ＱＰ２１・ＱＰ２２からなるトランスファゲートを介し
て接続されている。第２のサブセルアレイ１１２と第３
のサブセルアレイ１１３の間のＮＭＯＳセンスアンプ１
２□は、これらのサブセルアレイで共用されるものであ
って、それぞれにｎチャネルＭＯＳトランジスタＱＮ２
１．ＱＮ２２およびＱＮ３１．ＱＮ３□からなるトラン
スファゲートを介して接続されている。第３のサブセル
アレイ１１３と第４のサブセルアレイ１１４の間のＰＭ
ＯＳセンスアンプ１３２は、これらのサブセルアレイで
共用されるものであって、それぞれにｐチャネルＭＯＳ
トランジスタＱＰ３１Ｑ２３２およびＱＰ４１１ＱＰ４
２からなるトランスファゲートを介して接続されている
。第４のサブセルアレイ１１４の右側のＮＭＯＳセンス
アンプ１２３は、このサブセルアレイ専用である。

このように第１４図のコア回路では、分割配置されたサ
ブセルアレイに対してＰＭＯＳセンスアンプとＮＭＯＳ
センスアンプを分割して配置し、且つＮ　Ｍ　ＯＳセン
スアンプ、ＰＭＯＳセンスアンプ共にその両側にあるサ
ブセルアレイで共用する方式としている。ここでＰＭＯ
Ｓセンスアンプをサブセルアレイに接続するトランスフ
ァゲートにはｐチャネルＭＯＳトランジスタを用いＮＭ
ＯＳセンスアンプをサブセルアレイに接続するトランス
ファゲートにはｎチャネルＭｏＳトランジスタを用いて
いるのは、これらトランスファゲートでのしきい鎖骨の
電位降下によって読み出される信号電圧が電源電位から
接地電位まで最大限の振幅で増幅されるようにするため
である。

第１５図は、このようなコア回路を持つＤ　ＲＡ　Ｍの
動作を説明するためのタイミング図である。外部からの
ストローブ信号ＲＡＳが′Ｌ”レベルになり、ロウ・ア
ドレスが取り込まれる。

このアドレスに従って例えばサブセルアレイ１１゜が選
ばれたとする。プリチャージ状態で′Ｌ”レベルであっ
たｐチャネルのトランスファゲートＭＯＳトランジスタ
のゲート入力である制御線ｓｐ１゜ＳＰｌ、・・・のう
ちＳＰｌが”Ｈ’レベルになってＭＯＳトランジスタＱ
ＰＩＩＱｐ＋□がオフとなり、ＰＭＯＳセンスアンプ１
３１はその左側のサブセルアレイ１１、と切離される。

またプリチャージ状態で“Ｈ＃レベルであったｎチャネ
ルのトランスファゲートＭＯＳトランジスタのゲート入
力である制御線ＳＮ。

ＳＮ２．・・・のうちＳＮ３が“Ｌ”レベルになってＭ
ＯＳトランジスタＱＮ３１．ＱＮ３２がオフとなり、Ｎ
ＭＯＳセンスアンプ１２２はその右側のサブセルアレイ
１１３と切離される。その後１選択されたサブセルアレ
イ１１２内の一本のワード線ＷＬが選択され、この選択
ワード線に沿ったメモリセルのデータがビット線ＢＬに
現われる。こノテータは、ＮＭＯＳセンスアンプの活性
化信号ＳＡＮが“Ｌ”レベルになり、ＰＭＯＳセンスア
ンプの活性化信号ＳＡＰが“Ｈ”レベルにな°つて、サ
ブセルアレイ１１２を挟むＰ　Ｍ　ＯＳセンスアンプ１
３、とＮＭＯＳセンスアンプ１２２が組となったダイナ
ミック型センスアンプにより増幅される。

この様な分割センスアンプ方式のコア回路を持つＤＲＡ
Ｍに対して、先の各実施例で説明したようなセンスアン
プ回路レイアウトを適用することにより、例えば１６Ｍ
ビット或いはそれ以上の高密度ＤＲＡＭを容易に製造す
ることが可能になる。

本発明はまた、第１６図に示すような従来公知の分割セ
ンスアンプ方式のコア回路を持つＤ　ＲＡ　Ｍにも適用
可能である。この分割センスアンプ方式では、隣接する
サブセルアレイでＮ　Ｍ　ＯＳセンスアンプのみを共用
し、ＰＭＯＳセンスアンプはそのＮ　Ｍ　ＯＳセンスア
ンプの外側にトランスファゲート用ｎチャネルＭＯ３）
ランンスタＱ１〜Ｑ４を介して接続して、各サブセルア
レイ毎にＰ　Ｍ　ＯＳセンスアンプを用意している。

第１７図は、この様なコア回路を持つＤＲＡＭの動作タ
イミング図である。ＲＡＳが″Ｌ″レベルになってロウ
・アドレスが取込まれ、そのアドレスに従って例えば左
側のサブセルアレイ（１）が選ばれた時には、制御線Ｓ
Ｌが“Ｈ“レベルＳＲが“Ｌ”　レベルとなる。これに
より、ＮＭＯＳセンスアンプは左側のサブセルアレイ（
１）に接続される。右側のサブセルアレイ（ＩＩ）か選
ばれた時には、制御線ＳＲが“Ｈ”レベル。

ＳＬがＬ”レベルとなって、ＮＭＯＳセンスアンプは右
側のサブセルアレイ（ロ）に接続される。

この様なＮＭＯＳセンスアンプのみを共用する分割セン
スアンプ方式の場合にも、先の各実施例で説明したセン
スアンプ回路レイアウトを適用すれば、高密度化した場
合に製造が容易になるという効果が得られる。

〔発明の効果コ以上述べたように本発明によれば、センスアンプを構成
するＭＯＳトランジスタをビット線方向に４段に並べて
、ビット線４本に付き１個のＭＯＳトランジスタという
割合いでレイアウトすることにより、ビット線幅や間隔
か微小になった場合にもセンスアンプ回りの設計ルール
が緩和され、従って大規１９　Ｄ　ＲＡ　Ｍを容易に製
造することができる。

【図面の簡単な説明】

第１図は、本発明の第１の実施例のＤ　ＲＡ　Ｍにおけ
るセンスアンプ部のレイアウトを等価回路的に示す図、
第２図はその具体的なレイアウト図、第３図は同じく模
式的なレイアウト図、第４図は第２の実施例のＤ　ＲＡ
　Ｍにおけるセンスアンプ部のレイアウトを等価回路的
に示す図、第５図はその具体的なレイアウト図、第６図
は第３の実施例のＤＲＡＭにおけるセンスアンプ部のレ
イアウトを等価回路的に示す図、第７図はその具体的な
レイアウト図、第８図は第４の実施例のＤＲＡＭにおけ
るセンスアンプ部のレイアウトを等価回路的に示す図、
第９図はその具体的なレイアウト図、第１０図は第５の
実施例のＤＲＡＭにおけるセンスアンプ部のレイアウト
を等価回路的に示す図、第１１図はその具体的なレイア
ウト図、第１２図は第６の実施例のＤＲＡＭにおけるセ
ンスアンプ部のレイアウトを等価回路的に示す図、第１
３図はその具体的なレイアウト図、第１４図は本発明を
適用するコア回路構成例を示す図、第１５図はその動作
を説明するためのタイミング図、第１６図は本発明を適
用する他のコア回路構成例を示す図、第１７図はその動
作を説明するためのタイミング図、第１８図は従来のＤ
　ＲＡ　Ｍのセンスアンプの基本構成を示す図、第１９
図は同じくセンスアンプ部のレイアウトを等価回路的に
示す図、第２０図はその具体的なレイアウト図である。ＳＡ　（ＳＡ＋　、ＳＡ２．　・・・）・・・センスア
ンプ。ＢＬ、　　ＢＬ　　（ＢＬｌ　、　　ＢＬｌ　、　　Ｂ
Ｌ２　　、　　ＢＬ２・・・）・・・ビット線対、Ｑ＋
　１．Ｑｔ　２　、Ｑ２Ｑ２２１　　Ｑ３１．　　Ｑ３
２．　　Ｑ４１．　　Ｑ４２−Ｎ１０Ｓトランジスタ、
１・・・活性化回路、２・・・制御線、３・・・ソース
・コンタクト部、４・・・ドレイン・コンタクト部、５
・・・ゲート・コンタクト部、６・・・交差配線。

Claims

【特許請求の範囲】

（１）複数対のビット線に沿ってダイナミック型メモリ
セルが配列形成され、各ビット線対にダイナミック型セ
ンスアンプが設けられる半導体記憶装置において、ダイ
ナミック型センスアンプは、２個のＭＯＳトランジスタ
からなるフリップフロップ型センスアンプ２組を構成す
る４個のＭＯＳトランジスタがビット線方向に並列に配
置され、ビット線４本に対して１個の割合いでレイアウ
トされて構成されていることを特徴とするダイナミック
型半導体記憶装置。
（２）４個のＭＯＳトランジスタはビット線方向に並び
、先の２個のＭＯＳトランジスタで一つのフリップフロ
ップ型センスアンプを構成し、後の２個のＭＯＳトラン
ジスタで他の一つのフリップフロップ型センスアンプを
構成する請求項１記載のダイナミック型半導体記憶装置
。
（３）ビット線方向に１段２個ずつ４段のＭＯＳトランジスタが配列されたレイアウトを単位とし
て、第１段目と第２段目、第２段目と第３段目、第３段
目と第４段および第４段目と第１段目の間のそれぞれ２
個のＭＯＳトランジスタを組として４個のフリップフロ
ップ型センスアンプが構成される請求項１記載のダイナ
ミック型半導体記憶装置。
（４）ビット線配列の１本おきにビット線対が構成され
る請求項１記載のダイナミック型半導体記憶装置。
（５）４個のＭＯＳトランジスタはビット線方向に配列
され、各ビット線対はその４個のＭＯＳトランジスタ配
列の中間部で交差している請求項１記載のダイナミック
型半導体記憶装置。