JPH03113890A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03113890A JPH03113890A JP1249087A JP24908789A JPH03113890A JP H03113890 A JPH03113890 A JP H03113890A JP 1249087 A JP1249087 A JP 1249087A JP 24908789 A JP24908789 A JP 24908789A JP H03113890 A JPH03113890 A JP H03113890A
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- 239000003990 capacitor Substances 0.000 claims description 6
- 230000001133 acceleration Effects 0.000 abstract 2
- 238000000034 method Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000004044 response Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G—PHYSICS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、半導体記憶装置に係り、特に１／４ピッチ方
式のダイナミック型ランダムアクセスメモリ（以下、Ｄ
ＲＡＭと記す）におけるメモリセルアレイのワード線配
列に関する。
式のダイナミック型ランダムアクセスメモリ（以下、Ｄ
ＲＡＭと記す）におけるメモリセルアレイのワード線配
列に関する。
（従来の技術）
従来のＤＲＡＭにおけるメモリセルアレイは、高集積化
、大容量化に向けて様々なセル配列パターンが提案され
ており、その−例としてフォールデッドビット線方式の
１／２ピッチ方式のセル配列パターンの一部を第４図に
概略的に示している。
、大容量化に向けて様々なセル配列パターンが提案され
ており、その−例としてフォールデッドビット線方式の
１／２ピッチ方式のセル配列パターンの一部を第４図に
概略的に示している。
第４図において、ＢＬ１〜ＢＬ４はそれぞれ平行に形成
されたビット線、ＭＣ・・・は１トランジスタ・１キャ
パシタ型のメモリセル、ＤＣ・・・はダミーセル、ＷＬ
１〜ＷＬ４およびＤＷＬ１４、ＤＷＬ２３はビット線Ｂ
Ｌ１〜ＢＬ４とクロスする向きに形成されたワード線お
よびはダミーワード線、ＳＡ、およびＳＡ２はビット線
ＢＬ、〜ＢＬ４の一端側に配置されたビット線センスア
ンプであり、隣り合う２本のビット線（ＢＬ、。
されたビット線、ＭＣ・・・は１トランジスタ・１キャ
パシタ型のメモリセル、ＤＣ・・・はダミーセル、ＷＬ
１〜ＷＬ４およびＤＷＬ１４、ＤＷＬ２３はビット線Ｂ
Ｌ１〜ＢＬ４とクロスする向きに形成されたワード線お
よびはダミーワード線、ＳＡ、およびＳＡ２はビット線
ＢＬ、〜ＢＬ４の一端側に配置されたビット線センスア
ンプであり、隣り合う２本のビット線（ＢＬ、。
ＢＬ２）、（Ｂ Ｌ３ 、Ｂ Ｌ４ ）が相補的な一対
となってビット線センスアンプＳＡＩ ＳＡ２のうちの
１個に接続されている。
となってビット線センスアンプＳＡＩ ＳＡ２のうちの
１個に接続されている。
しかし、第４図に示すしたようなセル配列では、微細化
に伴ってメモリセルが小さくなると、セルプレート電極
（キャパシタプレート電極）の開口部相互間の距離が短
くなり、セルプレート電極が切断されるという問題が生
じる。そこで、この問題を回避するために、メモリセル
をセルトランジスタ（電荷転送用トランジスタ）のチャ
ネル長方向に１／２ｎ （但し、ｎは２以上の自然数）
ピッチずらして配置する方式が提案されている（例えば
特開昭６１−２７４３５７号公報）。
に伴ってメモリセルが小さくなると、セルプレート電極
（キャパシタプレート電極）の開口部相互間の距離が短
くなり、セルプレート電極が切断されるという問題が生
じる。そこで、この問題を回避するために、メモリセル
をセルトランジスタ（電荷転送用トランジスタ）のチャ
ネル長方向に１／２ｎ （但し、ｎは２以上の自然数）
ピッチずらして配置する方式が提案されている（例えば
特開昭６１−２７４３５７号公報）。
第５図は、１／４ピッチ方式のセル配列パターンを概略
的に示している。第５図において、ＢＬ１〜ＢＬ４はそ
れぞれ平行に形成されたビット線、ＭＣ・・・は１トラ
ンジスター１キャパシタ型のメモリセル、ＤＣ・・・は
ダミーセル、ＷＬ１〜ＷＬ４およびＤＷＬ １〜ＤＷＬ
４はビット線ＢＬ１〜ＢＬ４とクロスする向きに形成さ
れたワード線およびダミーワード線、ＳＡ、およびＳＡ
２はビット線ＢＬ１〜ＢＬ４の両端側に配置されたビッ
ト線センスアンプであり、１本のビット線を挾んで隣り
合う２本のビット線（ＢＬｌ、ＢＬ３）、（ＢＬ２ 、
ＢＬ４ ）が相補的な一対となってビット線センスアン
プＳＡｌ、ＳＡ２のうちの１個に接続されている。
的に示している。第５図において、ＢＬ１〜ＢＬ４はそ
れぞれ平行に形成されたビット線、ＭＣ・・・は１トラ
ンジスター１キャパシタ型のメモリセル、ＤＣ・・・は
ダミーセル、ＷＬ１〜ＷＬ４およびＤＷＬ １〜ＤＷＬ
４はビット線ＢＬ１〜ＢＬ４とクロスする向きに形成さ
れたワード線およびダミーワード線、ＳＡ、およびＳＡ
２はビット線ＢＬ１〜ＢＬ４の両端側に配置されたビッ
ト線センスアンプであり、１本のビット線を挾んで隣り
合う２本のビット線（ＢＬｌ、ＢＬ３）、（ＢＬ２ 、
ＢＬ４ ）が相補的な一対となってビット線センスアン
プＳＡｌ、ＳＡ２のうちの１個に接続されている。
この場合、１本のビット線および隣り合う２本のワード
線をそれぞれ横切るようにセルトランジスタ２個分の素
子領域が形成され、この素子領域の２個のセルトランジ
スタの各ドレイン（または、各ソース）とビット線とが
クロスする部分でコンタクトがとられており、隣り合う
任意の２本のビットｆｊｌ（例えばＢＬ、 ＢＬ２）
に着口すると、一方のビット線ＢＬ、のメモリセルコン
タクト部が隣りのビット線ＢＬ２のメモリセルコンタク
ト部に対してビット線長さ方向に１／４ピッチずれるよ
うに配置されている。
線をそれぞれ横切るようにセルトランジスタ２個分の素
子領域が形成され、この素子領域の２個のセルトランジ
スタの各ドレイン（または、各ソース）とビット線とが
クロスする部分でコンタクトがとられており、隣り合う
任意の２本のビットｆｊｌ（例えばＢＬ、 ＢＬ２）
に着口すると、一方のビット線ＢＬ、のメモリセルコン
タクト部が隣りのビット線ＢＬ２のメモリセルコンタク
ト部に対してビット線長さ方向に１／４ピッチずれるよ
うに配置されている。
第６図は、上記したような１／４ピッチ方式のＤＲＡＭ
における従来のワード線駆動系の一部を示している。第
６図において、６１は電源電位以上の所定値に昇圧され
たワード線信号ＷＤＲＶを発生する昇圧ワード線電位発
生回路、６２はロー（行）アドレス信号のうちの２ビツ
トの信号Ｘ０ｓＸ、をプリデコードし、４つの昇圧ワー
ド線信号ＷＤＲＶＩ〜ＷＤＲＶ４を選択的に出力するプ
リデコーダであり、プリデコード用のゲート回路５３群
と、このゲート回路群６３の出力に応じてオン状態に制
御されて昇圧ワード線電位発生回路６１からの昇圧ワー
ド線信号ＷＤＲＶを通過させるＭＯＳ）ランジスタロ４
群とからなる。６５はローアドレス信号のうちの残りの
ビットの信号Ｘ２〜Ｘｎをデコードするローデコーダ、
６６はローデコーダ６５の出力に応じて昇圧ワード線信
号ＷＤＲＶ１〜ＷＤＲＶ４を各対応してワード線ＷＬＩ
〜ＷＬ４に出力するワード線駆動回路であり、ローデコ
ーダ６５の出力に応じてオン状態に制御されてプリデコ
ーダ６２のＭＯＳトランジスタ６４群からの昇圧ワード
線信号ＷＤＲＶＩ〜ＷＤＲＶ４を通過させるＭＯＳトラ
ンジスタ６７群からなる。
における従来のワード線駆動系の一部を示している。第
６図において、６１は電源電位以上の所定値に昇圧され
たワード線信号ＷＤＲＶを発生する昇圧ワード線電位発
生回路、６２はロー（行）アドレス信号のうちの２ビツ
トの信号Ｘ０ｓＸ、をプリデコードし、４つの昇圧ワー
ド線信号ＷＤＲＶＩ〜ＷＤＲＶ４を選択的に出力するプ
リデコーダであり、プリデコード用のゲート回路５３群
と、このゲート回路群６３の出力に応じてオン状態に制
御されて昇圧ワード線電位発生回路６１からの昇圧ワー
ド線信号ＷＤＲＶを通過させるＭＯＳ）ランジスタロ４
群とからなる。６５はローアドレス信号のうちの残りの
ビットの信号Ｘ２〜Ｘｎをデコードするローデコーダ、
６６はローデコーダ６５の出力に応じて昇圧ワード線信
号ＷＤＲＶ１〜ＷＤＲＶ４を各対応してワード線ＷＬＩ
〜ＷＬ４に出力するワード線駆動回路であり、ローデコ
ーダ６５の出力に応じてオン状態に制御されてプリデコ
ーダ６２のＭＯＳトランジスタ６４群からの昇圧ワード
線信号ＷＤＲＶＩ〜ＷＤＲＶ４を通過させるＭＯＳトラ
ンジスタ６７群からなる。
なお、昇圧ワード線信号ＷＤＲＶ１〜
ＷＤＲＶ４を使用する理由は、ワード線ＷＬＩ〜ＷＬ４
の寄生容量が大きいとワード線電位の立上がりが遅くな
るのを防ぐためである。
の寄生容量が大きいとワード線電位の立上がりが遅くな
るのを防ぐためである。
ところで、セルサイズが縮小されていくにつれて、ワー
ド線ＷＬＩ〜ＷＬ４のピッチは小さ（なり、ワード線Ｗ
Ｌ１〜ＷＩ、４を選択するためのローデコーダ６５、ワ
ード線駆動回路６６のパターンピッチは厳しくなるばか
りである。このような状況下でのローデコーダ６５群、
ワード線駆動回路６６群の配列に際して、ワード線駆動
回路６６のパターンを配列方向に同じ繰返しく正転繰返
し）で配置しようとすると、ワード線駆動回路６６のト
ランジスタ同士を素子分離により電気的に分離しなくて
はならないので、ワード線駆動回路６６のパターンが非
常に大きくなり、チップサイズが増大する。
ド線ＷＬＩ〜ＷＬ４のピッチは小さ（なり、ワード線Ｗ
Ｌ１〜ＷＩ、４を選択するためのローデコーダ６５、ワ
ード線駆動回路６６のパターンピッチは厳しくなるばか
りである。このような状況下でのローデコーダ６５群、
ワード線駆動回路６６群の配列に際して、ワード線駆動
回路６６のパターンを配列方向に同じ繰返しく正転繰返
し）で配置しようとすると、ワード線駆動回路６６のト
ランジスタ同士を素子分離により電気的に分離しなくて
はならないので、ワード線駆動回路６６のパターンが非
常に大きくなり、チップサイズが増大する。
そこで、第７図に示すように、ワード線駆動回路のパタ
ーンを配列方向に１つ置きに反転させる反転繰返しで配
置せざるを得ない（通常のワード線駆動回路を６６ａ１
パターンが反転されたワード線駆動回路を６６ｂで表わ
す）のが現状である。
ーンを配列方向に１つ置きに反転させる反転繰返しで配
置せざるを得ない（通常のワード線駆動回路を６６ａ１
パターンが反転されたワード線駆動回路を６６ｂで表わ
す）のが現状である。
この反転繰返しのパターンでは、あるワード線駆動回路
６６ａあるいは６６ｂによって選択されるワード線駆動
トランジスタのソースを、隣りのワード線駆動回路６６
ｂあるいは６６ａによって選択されるワード線駆動トラ
ンジスタのソースと共用している。即ち、各ワード線駆
動回路６６ａ１６６ｂにおける４個のＭＯＳトランジス
タＮ１〜Ｎ４をパターン面内で上下左右に１個づつ配置
し、この各ＭＯＳ）ランジスタとこれに隣接する隣りの
ワード線駆動回路の各ＭＯＳトランジスタとのソースを
共通に形成して昇圧ワード線信号ＷＤＲＶＩ〜ＷＤＲＶ
４のいずれかに共通に接続している。
６６ａあるいは６６ｂによって選択されるワード線駆動
トランジスタのソースを、隣りのワード線駆動回路６６
ｂあるいは６６ａによって選択されるワード線駆動トラ
ンジスタのソースと共用している。即ち、各ワード線駆
動回路６６ａ１６６ｂにおける４個のＭＯＳトランジス
タＮ１〜Ｎ４をパターン面内で上下左右に１個づつ配置
し、この各ＭＯＳ）ランジスタとこれに隣接する隣りの
ワード線駆動回路の各ＭＯＳトランジスタとのソースを
共通に形成して昇圧ワード線信号ＷＤＲＶＩ〜ＷＤＲＶ
４のいずれかに共通に接続している。
このような反転繰返しのパターンを用いると、昇圧ワー
ド線信号ＷＤＲＶＩ〜ＷＤＲＶ４によって規定されるワ
ード線ＷＬＩ〜ＷＬ４の並びが隣り合わせたワード線駆
動回路毎に反転して繰り返され、例えばＷＬＩ→２→３
→４→４→３→２→１の順序の繰り返しで配列される。
ド線信号ＷＤＲＶＩ〜ＷＤＲＶ４によって規定されるワ
ード線ＷＬＩ〜ＷＬ４の並びが隣り合わせたワード線駆
動回路毎に反転して繰り返され、例えばＷＬＩ→２→３
→４→４→３→２→１の順序の繰り返しで配列される。
この場合、隣り合う２個のワード線駆動回路６６ａ１６
６ｂにそれぞれ接続されているワード線群ＷＬＩ〜ＷＬ
４と隣り合う２対のビット線に接続されているメモリセ
ルＭＣ・・・との接続関係は、１／４ピッチ方式の場合
と１／２ピッチ方式とでは異なる。即ち、１／４ピッチ
方式の場合は、−方のワード線駆動回路６６ａに接続さ
れているワード線（ＷＬ １ 、ＷＬ ２）および他方
のワード線駆動回路６６ｂに接続されているワード線（
ＷＬ４、ＷＬ３）が、一方のビット線対の一方ノヒッ［
ＩＢＬ３に接続されているメモリセルＭＣ・・・に接続
され、一方のワード線駆動回路６６ａに接続されている
ワード線（ＷＬ３、ＷＬ４）および他方のワード線駆動
回路６６ｂに接続されているワード線（ＷＬ２、ｗＬ］
）が、一方のビット線対の他方のビット線ＢＬ、に接続
されているメモリセルＭＣ・・・に接続されている。
６ｂにそれぞれ接続されているワード線群ＷＬＩ〜ＷＬ
４と隣り合う２対のビット線に接続されているメモリセ
ルＭＣ・・・との接続関係は、１／４ピッチ方式の場合
と１／２ピッチ方式とでは異なる。即ち、１／４ピッチ
方式の場合は、−方のワード線駆動回路６６ａに接続さ
れているワード線（ＷＬ １ 、ＷＬ ２）および他方
のワード線駆動回路６６ｂに接続されているワード線（
ＷＬ４、ＷＬ３）が、一方のビット線対の一方ノヒッ［
ＩＢＬ３に接続されているメモリセルＭＣ・・・に接続
され、一方のワード線駆動回路６６ａに接続されている
ワード線（ＷＬ３、ＷＬ４）および他方のワード線駆動
回路６６ｂに接続されているワード線（ＷＬ２、ｗＬ］
）が、一方のビット線対の他方のビット線ＢＬ、に接続
されているメモリセルＭＣ・・・に接続されている。
また、一方のワード線駆動回路６６ｇに接続されている
ワード線（ＷＬ２、ＷＬ３）および他方のワード線駆動
回路６６ｂに接続されているワード線（ＷＬ３、ＷＬ２
）が、他方のビット線対の一方のビット線ＢＬ２に接続
されているメモリセルＭＣ・・・に接続され、一方のワ
ード線駆動回路６６ａに接続されているワード線（ＷＬ
Ｉ、ＷＬ４）および他方のワード線駆動回路６６ｂに接
続されているワード線（ＷＬ４、ＷＬＩ）が、他方のビ
ット線対の他方のビット線ＢＬ４に接続されているメモ
リセルＭＣ・・・に接続されている。
ワード線（ＷＬ２、ＷＬ３）および他方のワード線駆動
回路６６ｂに接続されているワード線（ＷＬ３、ＷＬ２
）が、他方のビット線対の一方のビット線ＢＬ２に接続
されているメモリセルＭＣ・・・に接続され、一方のワ
ード線駆動回路６６ａに接続されているワード線（ＷＬ
Ｉ、ＷＬ４）および他方のワード線駆動回路６６ｂに接
続されているワード線（ＷＬ４、ＷＬＩ）が、他方のビ
ット線対の他方のビット線ＢＬ４に接続されているメモ
リセルＭＣ・・・に接続されている。
これに対して、１／２ピッチ方式の場合は、第４図に示
すように、各ワード線駆動回路に接続されているワード
線（ＷＬ １、ＷＬ４）が各ビット線対の一方のビット
線ＢＬ１またはＢＬ３に接続されているメモリセルＭＣ
・・・に接続され、各ワード線駆動回路に接続されてい
るワード線（ＷＬ２、ＷＬ３）が各ビット線対の他方の
ビット線ＢＬ２またはＢＬ４に接続されているメモリセ
ルＭＣ・・・に接続されている。つまり、各ワード線駆
動回路のワード線群ＷＬ１〜ＷＬ４が同じパターンで繰
り返されて同じパターンでメモリセルＭＣ・・・に接続
されている。
すように、各ワード線駆動回路に接続されているワード
線（ＷＬ １、ＷＬ４）が各ビット線対の一方のビット
線ＢＬ１またはＢＬ３に接続されているメモリセルＭＣ
・・・に接続され、各ワード線駆動回路に接続されてい
るワード線（ＷＬ２、ＷＬ３）が各ビット線対の他方の
ビット線ＢＬ２またはＢＬ４に接続されているメモリセ
ルＭＣ・・・に接続されている。つまり、各ワード線駆
動回路のワード線群ＷＬ１〜ＷＬ４が同じパターンで繰
り返されて同じパターンでメモリセルＭＣ・・・に接続
されている。
上記したようなワード線の並びを採用した場合、選択ワ
ード線により選択されるメモリセルが接続されている一
方のビット線と対をなす他方のビット線に接続されてい
るダミーセルＤＣ・・・を選択するためのダミーワード
線駆動回路としては、１／２ピッチ方式のＤＲＡＭでは
第８図に示すように構成され、１／４ピッチ方式のＤＲ
ＡＭでは第９図に示すように構成される。
ード線により選択されるメモリセルが接続されている一
方のビット線と対をなす他方のビット線に接続されてい
るダミーセルＤＣ・・・を選択するためのダミーワード
線駆動回路としては、１／２ピッチ方式のＤＲＡＭでは
第８図に示すように構成され、１／４ピッチ方式のＤＲ
ＡＭでは第９図に示すように構成される。
即ち、１／２ピッチ方式のＤＲＡＭのダミーワード線駆
動回路は、第８図に示すように、ローアドレス信号のう
ちの１ビツトの信号Ｘｏと昇圧ワード線信号ＷＤＲＶと
を論理回路８１により論理処理し、ワード線ＷＬ１また
はＷＬ４の選択時にダミーワード線駆動信号ＤＷＬ １
４を出力し、ワード線ＷＬ２またはＷＬ３の選択時にダ
ミーワード線駆動信号ＤＷＬ２３を出力するように構成
されている。
動回路は、第８図に示すように、ローアドレス信号のう
ちの１ビツトの信号Ｘｏと昇圧ワード線信号ＷＤＲＶと
を論理回路８１により論理処理し、ワード線ＷＬ１また
はＷＬ４の選択時にダミーワード線駆動信号ＤＷＬ １
４を出力し、ワード線ＷＬ２またはＷＬ３の選択時にダ
ミーワード線駆動信号ＤＷＬ２３を出力するように構成
されている。
また、１／４ピッチ方式のＤＲＡＭのダミーワード線駆
動回路は、第９図に示すように、ローアドレス信号のう
ちの２ビツトの信号Ｘ。、Ｘ工をプリデコードし、４つ
の昇圧ワード線信号ＷＤＲＶ１〜ＷＤＲＶ４を選択的に
出力するプリデコーダ（図示せず）と、ワード線を選択
するために使用されているワード線駆動回路のパターン
が反転しているか否かを判断するためのローアドレス信
号（前記ローデコーダ６５に入力する信号Ｘ２〜Ｘｎの
うちの１ビツトＸｉ）により４つのダミーワード線駆動
信号Ｄ Ｗ Ｌ ａ −Ｄ Ｗ Ｌ ｄを選択的に出力
する論理回路９１とからなる。
動回路は、第９図に示すように、ローアドレス信号のう
ちの２ビツトの信号Ｘ。、Ｘ工をプリデコードし、４つ
の昇圧ワード線信号ＷＤＲＶ１〜ＷＤＲＶ４を選択的に
出力するプリデコーダ（図示せず）と、ワード線を選択
するために使用されているワード線駆動回路のパターン
が反転しているか否かを判断するためのローアドレス信
号（前記ローデコーダ６５に入力する信号Ｘ２〜Ｘｎの
うちの１ビツトＸｉ）により４つのダミーワード線駆動
信号Ｄ Ｗ Ｌ ａ −Ｄ Ｗ Ｌ ｄを選択的に出力
する論理回路９１とからなる。
この論理回路９１は、４つの昇圧ワード線信号ＷＤＲＶ
Ｉ〜ＷＤＲＶ４のうちの所定の２つの信号のオアをとる
８個のゲート回路９２１〜９２８と、前記１ビツトのロ
ーアドレス信号Ｘｉによりオン状態に制御されて上記８
個のゲートｏｎ路９２１〜９２８のうちの４個のゲート
回路の出力を通過させる４個のＭＯＳ）ランジスタ９３
１〜９３４と、前記１ビツトのローアドレス信号Ｘｉの
反転信号Ｘｉによりオン状態に制御されて上記８個のゲ
ート回路９２１〜９２８のうちの残りの４個のゲート回
路の出力を通過させる４個のＭＯＳトランジスタ９３５
〜９３８とからなり、この４個のＭＯＳトランジスタ９
３５〜９３８の各出力端と前記４個のＭＯＳトランジス
タ９３１〜９３４の各出力端とはそれぞれ対応してワイ
アードオア接続されている。
Ｉ〜ＷＤＲＶ４のうちの所定の２つの信号のオアをとる
８個のゲート回路９２１〜９２８と、前記１ビツトのロ
ーアドレス信号Ｘｉによりオン状態に制御されて上記８
個のゲートｏｎ路９２１〜９２８のうちの４個のゲート
回路の出力を通過させる４個のＭＯＳ）ランジスタ９３
１〜９３４と、前記１ビツトのローアドレス信号Ｘｉの
反転信号Ｘｉによりオン状態に制御されて上記８個のゲ
ート回路９２１〜９２８のうちの残りの４個のゲート回
路の出力を通過させる４個のＭＯＳトランジスタ９３５
〜９３８とからなり、この４個のＭＯＳトランジスタ９
３５〜９３８の各出力端と前記４個のＭＯＳトランジス
タ９３１〜９３４の各出力端とはそれぞれ対応してワイ
アードオア接続されている。
しかし、上記した１／２ピッチ方式のＤＲＡＭにおける
ダミーワード線駆動回路（第８図）は構成は簡易である
が、１／４ピッチ方式のＤ ＲＡ Ｍにおけるダミーワ
ード線駆動回路（第９図）は非常に多くの回路素子が必
要となり、メモリセルアレイの数に比例してパターンが
繰り返されるダミーワード線駆動回路群のパターン面積
が膨大になり、チップサイズの増大を招く。また、ダミ
ーワード線選択ロジックが複雑になることにより、メモ
リの動作速度にも支障をきたす。
ダミーワード線駆動回路（第８図）は構成は簡易である
が、１／４ピッチ方式のＤ ＲＡ Ｍにおけるダミーワ
ード線駆動回路（第９図）は非常に多くの回路素子が必
要となり、メモリセルアレイの数に比例してパターンが
繰り返されるダミーワード線駆動回路群のパターン面積
が膨大になり、チップサイズの増大を招く。また、ダミ
ーワード線選択ロジックが複雑になることにより、メモ
リの動作速度にも支障をきたす。
（発明が解決しようとする課題）
上記したように従来の１／４ピッチ方式のＤＲＡＭは、
ワード線駆動回路のパターンを配列方向に１つ置きに反
転させる反転繰返しで配置した場合、ワード線を選択す
るために使用されているワード線駆動回路のパターンが
反転しているか否かを判断するための論理処理をダミー
ワード線駆動回路で行う必要があり、ダミーワード線駆
動回路は非常に多くの回路素子が必要となってチップサ
イズの増大を招いたり、ダミーワード線選択ロジックが
複雑になってメモリの動作速度にも支障をきたすという
問題がある。
ワード線駆動回路のパターンを配列方向に１つ置きに反
転させる反転繰返しで配置した場合、ワード線を選択す
るために使用されているワード線駆動回路のパターンが
反転しているか否かを判断するための論理処理をダミー
ワード線駆動回路で行う必要があり、ダミーワード線駆
動回路は非常に多くの回路素子が必要となってチップサ
イズの増大を招いたり、ダミーワード線選択ロジックが
複雑になってメモリの動作速度にも支障をきたすという
問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、ダミーワード線駆動回路の構成を簡易化する
ことが可能になり、チップサイズの増大を抑制できると
共にメモリの動作速度を高速化できる半導体記憶装置を
提供することにある。
の目的は、ダミーワード線駆動回路の構成を簡易化する
ことが可能になり、チップサイズの増大を抑制できると
共にメモリの動作速度を高速化できる半導体記憶装置を
提供することにある。
［発明の構成］
（課題を解決するための手段）
本発明は、１トランジスタ・１キャパシタ型のダイナミ
ック型メモリセルをビット線とのコンタクト部が隣りの
ビット線のメモリセルコンタクト部に対してビット線長
さ方向に１／４ピッチずれるように配置したメモリセル
アレイを有し、ローアドレス信号のうちの２つのビット
の組合わせにより４通りに選択される４本のワード線が
隣接して配列される半導体記憶装置において、上記２つ
のビットの同じ組合わせによりそれぞれ選択されるワー
ド線が４本毎に繰り返されて配列されていることを特徴
とする。
ック型メモリセルをビット線とのコンタクト部が隣りの
ビット線のメモリセルコンタクト部に対してビット線長
さ方向に１／４ピッチずれるように配置したメモリセル
アレイを有し、ローアドレス信号のうちの２つのビット
の組合わせにより４通りに選択される４本のワード線が
隣接して配列される半導体記憶装置において、上記２つ
のビットの同じ組合わせによりそれぞれ選択されるワー
ド線が４本毎に繰り返されて配列されていることを特徴
とする。
（作用）
ワード線駆動回路のパターンを配列方向に１つ置きに反
転させる反転繰返しで配置した場合でも、ワード線の並
びはワード線駆動回路のパターンを配列方向に同じ繰返
しく正転繰返し）で配置した場合と同様になり、各ワー
ド線駆動回路のワード線群が同じパターンで繰り返され
て同じパターンでメモリセル群に接続されるようになる
ので、ダミーワード線駆動回路は、構成が簡易化され、
ダミーワード線選択ロジックが単純になる。
転させる反転繰返しで配置した場合でも、ワード線の並
びはワード線駆動回路のパターンを配列方向に同じ繰返
しく正転繰返し）で配置した場合と同様になり、各ワー
ド線駆動回路のワード線群が同じパターンで繰り返され
て同じパターンでメモリセル群に接続されるようになる
ので、ダミーワード線駆動回路は、構成が簡易化され、
ダミーワード線選択ロジックが単純になる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は、１／４ピッチ方式のＤＲＡＭにおけるメモリ
セルアレイの一部およびワード線駆動系の一部を示して
おり、第７図を参照して前述した従来の１／４ピッチ方
式のＤＲＡＭにおけるワード線駆動系と比べて、パター
ンが反転されたワード線駆動回路６６ｂの出口からメモ
リセルアレイまでの間でワード線ＷＬ４〜ＷＬ１のうち
のＷＢ４とＷＬＩとが立体的にクロスすると共にＷＢ２
とＷＢ２とが立体的にクロスするように形成されること
により、ワード線の並びがＷＬＩ→２→３→４→１→２
→３→４の順序で繰り返されて配列されている点が異な
り、その他は同じであるので第８図中と同一符号を付し
ている。
セルアレイの一部およびワード線駆動系の一部を示して
おり、第７図を参照して前述した従来の１／４ピッチ方
式のＤＲＡＭにおけるワード線駆動系と比べて、パター
ンが反転されたワード線駆動回路６６ｂの出口からメモ
リセルアレイまでの間でワード線ＷＬ４〜ＷＬ１のうち
のＷＢ４とＷＬＩとが立体的にクロスすると共にＷＢ２
とＷＢ２とが立体的にクロスするように形成されること
により、ワード線の並びがＷＬＩ→２→３→４→１→２
→３→４の順序で繰り返されて配列されている点が異な
り、その他は同じであるので第８図中と同一符号を付し
ている。
即ち、第１図のＤＲＡＭは、１トランジスタ・１キャパ
シタ型のメモリセルをビット線とのコンタクト部が隣り
のビット線のメモリセルコンタクト部に対してビット線
長さ方向に１／４ピッチずれるように配置したメモリセ
ルアレイを有し、ローアドレス信号のうちの２つのビッ
トＸ０１Ｘｌの組合わせにより４通りに選択される４本
のワード線ＷＬＩ〜ＷＬ４が隣接して配列される１／４
ピッチ方式のＤＲＡＭにおいて、上記２つのビットＸ
ｏｓ Ｘ １の同じ組合わせによりそれぞれ選択される
ワード線が４本毎に繰り返されて配列されている。
シタ型のメモリセルをビット線とのコンタクト部が隣り
のビット線のメモリセルコンタクト部に対してビット線
長さ方向に１／４ピッチずれるように配置したメモリセ
ルアレイを有し、ローアドレス信号のうちの２つのビッ
トＸ０１Ｘｌの組合わせにより４通りに選択される４本
のワード線ＷＬＩ〜ＷＬ４が隣接して配列される１／４
ピッチ方式のＤＲＡＭにおいて、上記２つのビットＸ
ｏｓ Ｘ １の同じ組合わせによりそれぞれ選択される
ワード線が４本毎に繰り返されて配列されている。
上記ＤＲＡＭによれば、ワード線駆動回路のパターンを
配列方向に１つ置きに反転させる反転繰返しで配置した
場合でも、ワード線ＷＬ１〜ＷＬ４の並びはワード線駆
動回路のパターンを配列方向に同じ繰返しく正転繰返し
）で配置した場合と同様になり、各ワード線駆動回路６
６ａ１６６ｂのワード線群ＷＬＩ〜ＷＬ４が同じパター
ンで繰り返されて同じパターンでメモリセルＭＣ・・・
に接続されるようになるので、ダミーワード線駆動回路
は、例えば第２図に示すように構成が簡易化され、ダミ
ーワード線選択ロジックが単純になる。
配列方向に１つ置きに反転させる反転繰返しで配置した
場合でも、ワード線ＷＬ１〜ＷＬ４の並びはワード線駆
動回路のパターンを配列方向に同じ繰返しく正転繰返し
）で配置した場合と同様になり、各ワード線駆動回路６
６ａ１６６ｂのワード線群ＷＬＩ〜ＷＬ４が同じパター
ンで繰り返されて同じパターンでメモリセルＭＣ・・・
に接続されるようになるので、ダミーワード線駆動回路
は、例えば第２図に示すように構成が簡易化され、ダミ
ーワード線選択ロジックが単純になる。
即ち、第２図に示すダミーワード線駆動回路は、４つの
昇圧ワード線信号ＷＤＲＶＩ〜ＷＤＲＶ４を４個のオア
回路２１〜２４により論理処理し、ワー下線ＷＬ１また
はＷＢ２の選択時に対応してダミーワード線駆動信号Ｄ
ＷＬ１２を出力し、ワード線ＷＬ２またはＷＢ２の選択
時に対応してダミーワード線駆動信号ＤＷＬ２３を出力
し、ワード線ＷＬ３またはＷＢ４の選択時に対応してダ
ミーワード線駆動信号ＤＷＬ３４を出力し、ワード線Ｗ
ＬＩまたはＷＢ４の選択時に対応してダミーワード線駆
動信号ＤＷＬ１４を出力するように構成されている。
昇圧ワード線信号ＷＤＲＶＩ〜ＷＤＲＶ４を４個のオア
回路２１〜２４により論理処理し、ワー下線ＷＬ１また
はＷＢ２の選択時に対応してダミーワード線駆動信号Ｄ
ＷＬ１２を出力し、ワード線ＷＬ２またはＷＢ２の選択
時に対応してダミーワード線駆動信号ＤＷＬ２３を出力
し、ワード線ＷＬ３またはＷＢ４の選択時に対応してダ
ミーワード線駆動信号ＤＷＬ３４を出力し、ワード線Ｗ
ＬＩまたはＷＢ４の選択時に対応してダミーワード線駆
動信号ＤＷＬ１４を出力するように構成されている。
なお、上記実施例では、パターンが反転されたワード線
駆動回路６６ｂに接続されているワード線ＷＬ４〜ＷＬ
１のうちのＷＢ４とＷＬｌとを立体的にクロスさせると
共にＷＢ２とＷＢ２とを立体的にクロスさせるように形
成しているが、これに限らず、第３図に示すように、ワ
ード線駆動回路に対する昇圧ワード線信号ＷＤＲＶ２と
ＷＤＲＶ３との人力を入換え、パターンが反転されてい
なワード線駆動回路６６ａに接続されているワード線Ｗ
Ｌ２とＷＢ２とを立体的にクロスさせると共に、パター
ンが反転されたワード線駆動回路６６ｂに接続されてい
るワード線ＷＬ４とＷＬＩとを立体的にクロスさせるよ
うにしてもよい。この場合には、ワード線駆動回路６６
ａ１６６ｂの出口でのワード線の並びがＷＬ１→３→２
→４→１→３→２−４の順序で繰り返された配列となる
が、クロス後のワード線の並びは、Ｗ’ＬＩ→２→３→
４→１→２→３→４の順序で繰り返された配列となる。
駆動回路６６ｂに接続されているワード線ＷＬ４〜ＷＬ
１のうちのＷＢ４とＷＬｌとを立体的にクロスさせると
共にＷＢ２とＷＢ２とを立体的にクロスさせるように形
成しているが、これに限らず、第３図に示すように、ワ
ード線駆動回路に対する昇圧ワード線信号ＷＤＲＶ２と
ＷＤＲＶ３との人力を入換え、パターンが反転されてい
なワード線駆動回路６６ａに接続されているワード線Ｗ
Ｌ２とＷＢ２とを立体的にクロスさせると共に、パター
ンが反転されたワード線駆動回路６６ｂに接続されてい
るワード線ＷＬ４とＷＬＩとを立体的にクロスさせるよ
うにしてもよい。この場合には、ワード線駆動回路６６
ａ１６６ｂの出口でのワード線の並びがＷＬ１→３→２
→４→１→３→２−４の順序で繰り返された配列となる
が、クロス後のワード線の並びは、Ｗ’ＬＩ→２→３→
４→１→２→３→４の順序で繰り返された配列となる。
第３図において、第１図中と同一部分には第１図中と同
一符号を付している。
一符号を付している。
また、上記実施例では、ワード線の並びがＷＬＩ→２→
３−４−４→１→２→３→４の順序で繰り返された配列
となるようにワード線群の一部を立体的にクロスさせて
いるが、ワード線群ＷＬＩ〜ＷＬ４の一部を立体的にク
ロスさせることなく、別の方法によりワード線の並びが
ＷＬＩ→２→３−４−１→２→３→４の順序で繰り返さ
れた配列となるように構成しても、上記実施例と同様の
効果が得られる。
３−４−４→１→２→３→４の順序で繰り返された配列
となるようにワード線群の一部を立体的にクロスさせて
いるが、ワード線群ＷＬＩ〜ＷＬ４の一部を立体的にク
ロスさせることなく、別の方法によりワード線の並びが
ＷＬＩ→２→３−４−１→２→３→４の順序で繰り返さ
れた配列となるように構成しても、上記実施例と同様の
効果が得られる。
［発明の効果］
上述したように本発明の半導体記憶装置によれば、ダミ
ーワード線駆動回路の構成を部品化することが可能にな
り、チップサイズの増大を抑制できると共にメモリの動
作速度を高速化できる。
ーワード線駆動回路の構成を部品化することが可能にな
り、チップサイズの増大を抑制できると共にメモリの動
作速度を高速化できる。
第１図は本発明の一実施例に係る１／４ピッチ方式のＤ
ＲＡＭにおけるメモリセルアレイの一部およびワード線
駆動系の一部を示す回路図、第２図は第１図のＤＲＡＭ
に用いられるダミーワード線駆動回路の一例を示す回路
図、第３図は第１図のＤＲＡＭの変形例を示す回路図、
第４図は従来の１／２ピッチ方式のＤＲＡＭにおけるメ
モリセルアレイの一部を示す構成説明図、第５図は従来
の１７４ピッチ方式のＤＲＡＭにおけるメモリセルアレ
イの一部を示す構成説明°図、第６図は第５図のＤＲＡ
Ｍに用いられるワード線駆動系の一部を示す回路図、第
７図は第５図のＤＲＡＭにおけるメモリセルアレイの一
部および反転繰返しで配置されたワード線駆動回路の一
部を示す回路図、第８図は第４図のＤＲＡＭに用いられ
るダミーワード線駆動回路を示す回路図、第９図は第５
図のＤＲＡＭに用いられるダミーワード線駆動回路を示
す回路図である。 ＢＬ、〜ＢＬ、、・・・ビット線、ＭＣ・・・メモリセ
ル、ＷＬＩ〜ＷＬ４・・・ワード線、ＤＷＬ １〜ＤＷ
Ｌ４・・・ダミーワード線、ＳＡ、、ＳＡ２・・・ビッ
ト線センスアンプ、ＷＤＲＶ、ＷＤＲＶＩ 〜ＷＤＲＶ
４・・・昇圧ワード線信号、ＤＷＬ １２〜ＤＷＬ３４
・・・ダミーワード線駆動信号、６１・・・昇圧ワード
線信号発生回路、６２・・・プリデコーダ、６５・・・
ローデコーダ、６６ａ、６６ｂ・・・ワード線駆動回路
。
ＲＡＭにおけるメモリセルアレイの一部およびワード線
駆動系の一部を示す回路図、第２図は第１図のＤＲＡＭ
に用いられるダミーワード線駆動回路の一例を示す回路
図、第３図は第１図のＤＲＡＭの変形例を示す回路図、
第４図は従来の１／２ピッチ方式のＤＲＡＭにおけるメ
モリセルアレイの一部を示す構成説明図、第５図は従来
の１７４ピッチ方式のＤＲＡＭにおけるメモリセルアレ
イの一部を示す構成説明°図、第６図は第５図のＤＲＡ
Ｍに用いられるワード線駆動系の一部を示す回路図、第
７図は第５図のＤＲＡＭにおけるメモリセルアレイの一
部および反転繰返しで配置されたワード線駆動回路の一
部を示す回路図、第８図は第４図のＤＲＡＭに用いられ
るダミーワード線駆動回路を示す回路図、第９図は第５
図のＤＲＡＭに用いられるダミーワード線駆動回路を示
す回路図である。 ＢＬ、〜ＢＬ、、・・・ビット線、ＭＣ・・・メモリセ
ル、ＷＬＩ〜ＷＬ４・・・ワード線、ＤＷＬ １〜ＤＷ
Ｌ４・・・ダミーワード線、ＳＡ、、ＳＡ２・・・ビッ
ト線センスアンプ、ＷＤＲＶ、ＷＤＲＶＩ 〜ＷＤＲＶ
４・・・昇圧ワード線信号、ＤＷＬ １２〜ＤＷＬ３４
・・・ダミーワード線駆動信号、６１・・・昇圧ワード
線信号発生回路、６２・・・プリデコーダ、６５・・・
ローデコーダ、６６ａ、６６ｂ・・・ワード線駆動回路
。
Claims (2)
- （１）１トランジスタ・１キャパシタ型のダイナミック
型メモリセルをビット線とのコンタクト部が隣りのビッ
ト線のメモリセルコンタクト部に対してビット線長さ方
向に１／４ピッチずれるように配置したメモリセルアレ
イを有し、ローアドレス信号のうちの２つのビットの組
合わせにより４通りに選択される４本のワード線が隣接
して配列される半導体記憶装置において、 前記２つのビットの同じ組合わせによりそれぞれ選択さ
れるワード線が４本毎に繰り返されて配列されているこ
とを特徴とする半導体記憶装置。 - （２）前記４本のワード線の一部が立体的にクロスして
いることを特徴とする請求項１記載の半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1249087A JPH0713864B2 (ja) | 1989-09-27 | 1989-09-27 | 半導体記憶装置 |
| DE69023594T DE69023594T2 (de) | 1989-09-27 | 1990-09-26 | Halbleiterspeicheranordnung. |
| EP90118467A EP0420185B1 (en) | 1989-09-27 | 1990-09-26 | Semiconductor memory apparatus |
| KR1019900015370A KR940006996B1 (ko) | 1989-09-27 | 1990-09-27 | 반도체 기억장치 |
| US08/299,086 US5420816A (en) | 1989-09-27 | 1994-08-31 | Semiconductor memory apparatus with configured word lines to reduce noise |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1249087A JPH0713864B2 (ja) | 1989-09-27 | 1989-09-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03113890A true JPH03113890A (ja) | 1991-05-15 |
| JPH0713864B2 JPH0713864B2 (ja) | 1995-02-15 |
Family
ID=17187800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1249087A Expired - Lifetime JPH0713864B2 (ja) | 1989-09-27 | 1989-09-27 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5420816A (ja) |
| EP (1) | EP0420185B1 (ja) |
| JP (1) | JPH0713864B2 (ja) |
| KR (1) | KR940006996B1 (ja) |
| DE (1) | DE69023594T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03203085A (ja) * | 1989-12-29 | 1991-09-04 | Samsung Electron Co Ltd | 半導体メモリアレイ |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2630059B2 (ja) * | 1990-11-09 | 1997-07-16 | 日本電気株式会社 | 半導体メモリ装置 |
| US6163475A (en) * | 1999-02-13 | 2000-12-19 | Proebsting; Robert J. | Bit line cross-over layout arrangement |
| US6356485B1 (en) * | 1999-02-13 | 2002-03-12 | Integrated Device Technology, Inc. | Merging write cycles by comparing at least a portion of the respective write cycle addresses |
| US6124199A (en) * | 1999-04-28 | 2000-09-26 | International Business Machines Corporation | Method for simultaneously forming a storage-capacitor electrode and interconnect |
| US6201272B1 (en) | 1999-04-28 | 2001-03-13 | International Business Machines Corporation | Method for simultaneously forming a storage-capacitor electrode and interconnect |
| JP2000340766A (ja) * | 1999-05-31 | 2000-12-08 | Fujitsu Ltd | 半導体記憶装置 |
| JP2001118999A (ja) * | 1999-10-15 | 2001-04-27 | Hitachi Ltd | ダイナミック型ｒａｍと半導体装置 |
| US6243308B1 (en) * | 2000-02-22 | 2001-06-05 | United Microelectronics Corp. | Method for testing dynamic random access memory under wafer-level-burn-in |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4125854A (en) * | 1976-12-02 | 1978-11-14 | Mostek Corporation | Symmetrical cell layout for static RAM |
| JPS57111061A (en) * | 1980-12-26 | 1982-07-10 | Fujitsu Ltd | Semiconductor memory unit |
| JPS57208691A (en) * | 1981-06-15 | 1982-12-21 | Mitsubishi Electric Corp | Semiconductor memory |
| US4733374A (en) * | 1985-03-30 | 1988-03-22 | Kabushiki Kaisha Toshiba | Dynamic semiconductor memory device |
| JPH0714006B2 (ja) * | 1985-05-29 | 1995-02-15 | 株式会社東芝 | ダイナミツク型メモリ |
| US4700328A (en) * | 1985-07-11 | 1987-10-13 | Intel Corporation | High speed and high efficiency layout for dram circuits |
| JPS63153792A (ja) * | 1986-12-17 | 1988-06-27 | Sharp Corp | 半導体メモリ装置 |
| US4916334A (en) * | 1987-07-29 | 1990-04-10 | Kabushiki Kaisha Toshiba | High voltage booster circuit for use in EEPROMs |
| JPH0713858B2 (ja) * | 1988-08-30 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH07109878B2 (ja) * | 1988-11-16 | 1995-11-22 | 株式会社東芝 | 半導体記憶装置 |
| JPH02137364A (ja) * | 1988-11-18 | 1990-05-25 | Toshiba Corp | 半導体記憶装置 |
| KR930001737B1 (ko) * | 1989-12-29 | 1993-03-12 | 삼성전자 주식회사 | 반도체 메모리 어레이의 워드라인 배열방법 |
| KR920010344B1 (ko) * | 1989-12-29 | 1992-11-27 | 삼성전자주식회사 | 반도체 메모리 어레이의 구성방법 |
-
1989
- 1989-09-27 JP JP1249087A patent/JPH0713864B2/ja not_active Expired - Lifetime
-
1990
- 1990-09-26 DE DE69023594T patent/DE69023594T2/de not_active Expired - Fee Related
- 1990-09-26 EP EP90118467A patent/EP0420185B1/en not_active Expired - Lifetime
- 1990-09-27 KR KR1019900015370A patent/KR940006996B1/ko not_active IP Right Cessation
-
1994
- 1994-08-31 US US08/299,086 patent/US5420816A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03203085A (ja) * | 1989-12-29 | 1991-09-04 | Samsung Electron Co Ltd | 半導体メモリアレイ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0713864B2 (ja) | 1995-02-15 |
| EP0420185A3 (en) | 1992-11-04 |
| KR910006987A (ko) | 1991-04-30 |
| DE69023594T2 (de) | 1996-05-02 |
| DE69023594D1 (de) | 1995-12-21 |
| KR940006996B1 (ko) | 1994-08-03 |
| US5420816A (en) | 1995-05-30 |
| EP0420185A2 (en) | 1991-04-03 |
| EP0420185B1 (en) | 1995-11-15 |
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