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Die vorliegende Erfindung betrifft eine
Halbleiterspeichervorrichtung nach dem Oberbegriff des
Anspruchs 1, und insbesondere eine Wortleitungsanordnung
eines Speicherzellenfeldes in einem dynamischen
Zufallszugriffsspeicher mit 1/4-Abstand (im weiteren als ein
DRAM bezeichnet)
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Bei einem Speicherzellenfeld in einem herköinialichen
Zufallszugriffsspeicher (im weiteren als DRAM bezeichnet)
sind verschiedene Anordnungsmuster zum Erhalten einer hohen
Integration und einer großen Kapazität vorgeschlagen worden.
Figur 1 zeigt schematisch als Beispiel einen Teil eines
Zellanordnungsmusters eines gefalteten Bitleitungstyps mit
1/2-Abstand.
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In Figur 1 bezeichnen Bezugssymbole BL&sub1; bis BL&sub4; Bitleitungen,
die ausgebildet sind, parallel miteinander zu laufen; MC, 1-
Transistor/1-Kondensator-Speicherzellen; DC Dummy-Zellen;
WL1 bis WL4 Wortleitungen; DWL14 und DWL23 Dummy-
Wortleitungen; und SA&sub1; und SA&sub2; Bitleitungs-Abtastverstärker,
die angeordnet sind auf einer Seite eines entsprechenden
Paares der Bitleitung BL&sub1; bis BL&sub4;. Die zwei anliegnden
Bitleitungen (BL&sub1; und BL&sub2;) . Die zwei anliegenden Bitleitungen
(BL&sub1; und BL&sub2;) und (BL&sub3; und BL&sub4;) sind in komplementärer Weise
gepaart, um verbunden zu sein mit einem der Bitleitungs-
Abtastverstärker SA&sub1; und SA&sub2;.
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Bei der in Figur 1 gezeigten Zellenanordnung ist, wenn die
Größe einer Speicherzelle erniedrigt wird in Übereinstimmung
mit einer Mikrostrukturierung einer
Halbleiterspeichervorrichtung, ein Abstand zwischen den
Öffnungen von Zellplattenelektroden
(Kondensatorplattenelektroden) erniedrigt, um dadurch die
Zellplattenelektrode zu entkoppeln. Deshalb wurde zum
Vermeiden des obigen Problems vorgeschlagen, daß die
Speicherzellen angeordnet sind, versetzt zu sein um 1/2n (n
ist eine natürliche Zahl von 2 oder mehr) -Abstand in einer
Richtung einer Kanallänge eines Zelltransistors
(Ladungsübertragungstransistor) (beispielsweise
veröffentlichte ungeprüfte japanische Patentanmeldung Nummer
61-274357).
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Figur 2 zeigt schematisch ein Zellanordnungsmuster mit 1/4-
Abstand. In Figur 2 bezeichnen Bezugssymbole BL&sub1; bis BL&sub4;
Bitleitungen, die ausgebildet sind, parallel zu eineinander
zu sein; MC 1-Transistor/1-Kondensator-Speicherzellen; DC-
Dummyzellen; WL1 bis WL4 Wortleitungen, gebildet in einer
Richtung, die die Bitleitungen BL&sub1; bis BL&sub4; kreuzt; DWL1 bis
DWL4 Dummywortleitungen, gebildet in einer Richtung, die die
Bitleitungen BL&sub1; bis BL&sub4; kreuzt; und SA&sub1; und SA&sub2; Bitleitungs-
Abtastverstärker, die auf beiden Enden der Bitleitungen BL&sub1;
bis BL&sub4; angeordnet sind. Die zwei Bitleitungen (BL&sub1; und BL&sub3;)
und (BL&sub2; und BL&sub4;), welche eine Bitleitung einschließen, sind
in komplementärer Weise gepaart, um mit einem der
Bitleitungs-Abtastverstärker SA&sub1; und SA&sub2; verbunden zu sein.
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Bei dem in Figur 2 gezeigten Zellanordnungsmuster ist ein
Elementbereich für 2 Transistoren gebildet, eine Bitleitung
und zwei benachbarte Worteleitungen zu kreuzen. Der Drain
(oder die Source) von jedem der zwei Zelltransistoren auf
dem Elementbereich kontaktiert die Bitleitung an einem
Schnittpunkt davon. Bezüglich zwei willkürlich benachbarter
Bitleitungen (z.B. BL&sub1; und BL&sub2;) ist ein
Speicherkontaktabschnitt einer Bitleitung BL1 angeordnet, um
1/4-Abstand versetzt zu sein von dem
Speicherzellkontaktabschnitt der Bitleitung BL&sub2; neben dem
Speicherkontaktabschnitt der Bitleitung BL&sub1; in einer
Longitudinalrichtung der Bitleitung.
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Figur 3 ist eine ebene Ansicht zum Zeigen eines Teils des
1/4-Abstand-Zellanordnungsmusters, das in Figur 2
detailliert gezeigt ist. Mit Bezug auf Figur 3 bezeichnet
Bezugszeichen 611 Bitleitungen, die parallel zueinander
ausgebildet sind, und Bezugszeichen 622 bezeichnen
Bitleitungs-Abstastverstärker, die auf beiden Enden der
Bitleitungen 611 angeordnet sind. Alle weiteren Bitleitungen
611 über eine weitere Bitleitung 611 sind komplementär
gepaart, und jedes Paar ist verbunden mit einem
entsprechenden Abtanstverstärker 622. Die Bitleitungen 611
haben Kontaktabschnitte 633 mit den Drains (oder Sources)
der Zelltransistoren in der Längsrichtung der Bitleitungen
611 unter einem vorbestimmten Abstand P. In diesem Fall ist
der Transistorkontaktabschnitt 633 einer vorgegebenen
Bitleitung 612 neben einer willkürlichen Bitleitung 611
versetzt von dem Transistorkontaktabschnitt der
willkürlichen Bitleitung 611 um 1/4-Abstand in der
Längsrichtung der Bitleitungen.
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Figur 4 zeigt eine Querschnittsstruktur eines
Speicherzellbereichs, die erhalten wird, wenn ein 1/4-
Abstand-Zellanordnungsmuster verwendet wird. In Figur 4
bezeichnet Bezugszeichen 411 ein Halbleitesubstrat; 422
einen Elementisolations-Feldoxydfilm, der selektiv auf dem
Substrat gebildet ist; 433 und 444 Sourcebereiche von ersten
und zweiten Zelltransistoren, bestehend aus einer
Diffusionsschicht eines Leitungstyps, der entgegengesetzt
dem des Substrats ist; 455 einen gemeinsamen Drainbereich
der zwei Zelltransistoren, bestehend aus einer
Diffusionsschicht eines Leitungstyps, der entgegengesetzt
dem des Substrats ist; und 466 und 477 Gateeelektroden der
ersten und zweiten Zelltransistoren, welcher auf dem
Substrat 411 über dünnen Gateisolationsfilmen 488 gebildet
sind, und welche Teile der Wortleitungen 427 sind.
Bezugszeichen 499 bezeichnet eine erste
Isolationszwischenschicht; 611 die Bitleitungen; und 633 die
Transistorkontaktabschnitte. Die Transistorkontaktabschnitte
kontaktieren den Drainbereich 455 über Kontaktlöcher.
Bezugszeichen 722 bezeichnet die Wortleitung; und 500 eine
zweite Isolationszwischenschicht.
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Ladungsspeicherkondensatoren sind jeweils verbunden mit den
zwei Zelltransistoren. D.h. Bezugszeichen 733 bezeichnen
Kondensatorspeicherelektroden, und sie sind teilweise
ausgebildet auf der zweiten Isolationszwischenschicht 500
auf der Oberseite von Teilen der Bitleitungen 611 und
Zelltransistoren über Kontaktlöcher. Eine
Kondensatorplattenelektrode 522 ist ausgebildet
gegenüberliegend jeder Kondensatorspeicherelektrode 733 über
einen Kondensator-Isolationsfilm 511 mit einem dünnen Teil.
Somit ist ein gestapelter Kondensator gebildet.
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Figur 5 zeigt einen Teil eines herkömmlichen Wortleitungs-
Antriebssystems in dem obigen 1/4-Abstand-DRAM. In Figur 5
bezeichnet Bezugszeichen 61 eine Verstärktes-
Wortleitungspotential-Erzeugungsschaltung zum Erzeugen eines
Wortleitungssignals WDRV, verstärkt auf einen vorbestimmten
Wert eines Leistungsquellenpotentials oder mehr, und
Bezugszeichen 62 bezeichnet einen Vordekoder zum
Vordekodieren von zwei Bits X&sub0; und X&sub1; eines
Reihenadressignals und selektivem Ausgeben von vier
verstärkten Wortleitungssignalen WDRV1 bis WDRV4. Der
Vordekoder umfaßt eine Vordekodiergateschaltungsgruppe 63
und eine MOS-Transistorgruppe 64, gesteuert ansprechend auf
eine Ausgabe von der Gateschaltungsgruppe 63, um in einem
EIN-Zustand zu sein, um somit das verstärkte
Wortleitungssignal WDRV von der Verstärktes-
Wortleitungssignal-Erzeugungsschaltung durchtreten zu
lassen. Bezugszeichen 65 bezeichnet einen Reihendekoder zum
Dekodieren restlicher Bitls X&sub2; bis Xn der Reihenadressignale;
und 66 eine Wortleitungs-Antriebsschaltung zum Ausgeben der
verstärkten Wortleitungssignale WDRV1 bis WDRV4 an
entsprechende Wortleitungen WL1 bis WL4 ansprechend auf eine
Ausgabe von dem Reihendekoder 65. Die
Wortleitungsantriebsschaltung 66 umfaßt eine MOS-
Transistorgruppe 67, die gesteuert ist, in einem EIN-Zustand
zu sein, ansprechend auf die Ausgabe von dem Reihendekoder
65, um somit die verstärkten Wortleitungssignale WDRV1 bis
WDRV4 von der MOS-Transistorgruppe 64 des Vordekoiererer 62
durchtreten zu lassen.
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Es sei bemerkt, daß, wenn die Wortleitungen WL1 bis WL4
große parasitäre Kapazitäten haben, die Anstiegszeit des
Wortleitungspotentials verzögert ist. Deshalb werden die
verstärkten Wortleitungssignale WDRV1 bis WDRV4 benutzt zum
Verhindern des obigen Phänomens.
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Da die Größe eines Speicherzelle der
Halbleiterspeichervorrichtung erniedrigt ist, sind Abstände
zwischen den Wortleitungen WL1 bis WL4 erniedrigt. Jeder
Musterabstand des Reihendekocders 65 und der
Wortleitungsantriebsschaltung 66 zum Auswählen der
Wortleitungen WL1 bis WL4 kann kaum erhöht werden. Unter der
obigen Bedingung müssen, wenn die Reihendekodierergruppe 65
und die Wortleitungsschaltunggruppe 66 auszurichten sind, um
das Muster der Wortleitungs-Antriebsschaltung 66 im selben
Wiederholungsmuster (nicht-invertierte Wiederholung) in
einer Richtung der Anordnung der Wortleitungen wiederholt
anzuordnen, Transistoren der Wortleitungsantriebsschaltung
66 elektrisch voneinander isoliert werden durch
Elementisolation. Deshalb ist das Muster der
Wortleitungsantriebsschaltung 66 zu groß, um dadurch die
Chipgröße zu erhöhen.
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Wie in Figur 6 gezeigt, müssen Muster der
Wortleitungsanstriebsschaltungen so angeordnet werden, daß
jedes weitere Wortleitungs-
Anstriebsschaltungsmuster wiederholt invertiert ist in der
Richtung der Anordnung der Wortleitung (eine normale
Wortleitungsantriebsschaltung ist durch 66a dargestellt, und
eine musterinvertierte Wortleitungs-Antriebschaltung ist
durch 66b dargstellt)
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Beim wiederholt invertierten Muster werden die Source eines
Wortleitungs-Antriebstransistors, ausgewählt durch die
Wortleitungs-Antriebsschaltung 66a oder 66b, und die Source
eines Wortleitungs-Antriebstransistors, ausgewählt durch die
benachbarte Wortleitungsantriebsschaltung 66b oder 66a,
gemeinsam benutzt. D.h. vier Transistoren N1 bis N4 in jeder
der Wortleitungsantriebsschaltungen 66a und 66b sind an
oberen rechten, oberen linken, unteren rechten und unteren
linken Positionen in der Musteroberfläche jeweils
angeordnet, und Sources dieser MOS-Transistoren und Sources
der MOS-Transistoren der Wortleitungs-Antriebsschaltung
neben den Wortleitungs-Antriebsschaltungen 66a und 66b sind
gemeinsam ausgebildet, um mit jeglichen der verstärkten
Wortleitungssignale WDRV1 bis WDRV4 verbunden zu sein.
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Bei dem obigen wiederholt invertierten Muster wird eine
Anordnung der Wortleitungen WL1 bis WL4, die bestimmt ist
durch die verstärkten Wortleitungssignale WDRV1 bis WDRV4
wiederholt invertiert in Einheiten der
Wortleitungsantriebsschaltungen. Beispielsweise werden die
Wortleitungen wiederholt angeordnet in einer Reihenfolge von
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WL1 T WL2 T WL3 T WL4 T WL5 T WL4 T WL3 T WL2 T WL1.
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In diesem Fall ist eine Verbindungsbeziehung zwischen den
Wortleitungen WL1 bis WL4 die verbunden sind mit den zwei
benachbarten Wortleitungs-Antriebsschaltungen 66a und 66b,
und Speicherzellen, die verbunden sind mit zwei Paaren von
jeweils zwei Bitleitungen im 1/4-Abstand-System, verschieden
von der im 1/2-Abstands-System. D.h. beim 1/4-Abstand-
Zellanordnungsmuster sind Wortleitungen (WL1 und WL2), die
verbunden sind mit der Wortleitungsantriebsschaltung 66a,
und Wortleitungen (WL4 und WL3), die verbunden sind mit
Wortleitungs-Antriebsschaltung 66b, verbunden mit
Speicherzellen MG, welche mit einem Bit BL&sub3; eines
Bitleitungspaares verbunden sind, und Wortleitungen (WL3 und
WL4), die mit der Wortleitungs-Antriebsschaltung 66a
verbunden sind, und Wortleitungen (WL2 und WL1), die mit der
Wortleitungs-Antriebsschaltung 66b verbunden sind, sind
verbunden mit Speicherzellen MC, die mit einer Bitleitung BL&sub1;
eines Bitleitungspaares verbunden sind. Wortleitungen (WL2,
WL3), die verbunden sind mit der Wortleitungs-
Antriebsschaltung 66a und Wortleitngen (WL3 und WL2), die
verbunden sind mit der Wortleitungs-Antreibsschaltung 66b,
sind verbunden mit Speicherzellen MC, die verbunden sind mit
einer Bitleitung BL&sub2; des weiteren Bitleitungspaares,
Wortleitungen (WL1 und WL4), die mit der Wortleitungs-
Antriebsschaltung 66a verbunden sind, und Wortleitungen (WL4
und WL1), die mit der Wortleitungs-Antriebsschaltung 66b
verbunden sind, sind verbunden mit Speicherzellen MG, die
mit einer Bitleitung BL4 des weiteren Bitleitungspaares
verbunden sind.
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Im Gegensatz dazu sind beim 1/2-Abstands-
Zellanordnungsmuster, wie gezeigt in Figur 1, Wortleitungen
(WL1 und WL4), die mit jeder Wortleitungs-Antriebsschaltung
verbunden sind, verbunden mit Speicherzellen MC, die mit
einer Bitleitung BL oder BL3 von jedem Paar der Bitleitungen
verbunden sind, und Wortleitungen (WL2 und WL3), die mit
jeder Wortleitungs-Antriebsschaltung verbunden sind, sind
verbunden mit Speicherzellen MC, die mit der weiteren
Bitleitung BL&sub2; oder BL&sub4; von jedem Paar der Bitleitungen
verbunden sind. D.h. die Wortleitungen WL1 bis WL4 von jeder
Wortleitungs-Antriebsschaltung sind wiederholt gebildet im
selben Muster und verbunden mit den Speicherzellen MC im
selben Muster.
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Wenn die obige Anordnung der Wortleitungen verwendet wird
als eine Dummy-Wortleitungs-Antriebsschaltung zum Auswählen
von Dummy-Zellen DC, die verbunden sind mit der weiteren
Bitleitung, gepaart mit einer Bitleitung, mit der
Speicherzelen, ausgewählt durch eine Auwahlwortleitung,
verbunden sind, wird eine Anordnung, wie gezeigt in Figur 7,
benutzt in dem 1/2-Abstands-DRAM, und eine Anordnung, wie
gezeigt in Figur 8, wird benutzt in dem 1/4-Abstands-DRAM.
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D.h. bei einer Dummy-Wortleitungs-Antriebsschaltung eines
1/2-Abstands-DRAM gibt es die folgende Anordnung. Wie in
Figur 7 gezeigt, werden ein Bit X&sub0; eines Reihenadressignals
und ein verstärktes Wortleitungssignal WDRV logisch
verarbeitet durch eine Logikschaltung 81, und ein Dummy-
Wortleitungs-Antriebssignals DWL14 wird ausgegeben während
einer Auswahl der Wortleitung WL1 oder WL4. Ein Dummy-
Wortleitungs-Antriebssignal DWL23 wird ausgegeben während
einer Auswahl der Wortleitung WL2 oder WL3.
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Eine Dummy-Wortleitungs-Antriebsschaltung in einem 1/4-
Abstands-DRAM, wie gezeigt in Figur 8, umfaßt einen
Vordekoder (nicht gezeigt) zum Vordekodieren von 2 Bits X&sub0;
und X&sub1; eines Reihenadressignals und selektivem Ausgeben von
vier Wortleitungssignalen WDRV1 bis WDRV4, sowie eine
Logikschaltung 91 zum selektiven Ausgeben von vier Dummy-
Wortleitungs-Antriebssignalen DWLa bis DWLd ansprechend auf
Reihenadressignal (ein Bit Xi von Signalen X2 bis Xn,
eingegeben in den Reihendekoder 65) zum Prüfen, ob das
Muster der Wortleitungs-Antriebsschaltung, die benutzt wird
zum Auswählen von Wortleitungen, invertiert ist oder nicht.
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Diese Antriebsschaltung 91 umfaßt achte Gateschaltungen 921
bis 928, jeweils zum ODER-Verknüpfen von zwei vorbestimmten
Signalen der vier verstärkten Wortleitungssignale WDRV1 bis
WDRV4, vier MOS-Transistoren 931 bis 934, gesteuert in einem
EIN-Zustand durch das 1-Bit-Reihenadressignals Xi, um zu
veranlassen, daß Ausgaben von den Gateschaltungen der acht
Gateschaltungen 921 bis 928 durchtreten, und viert MOS-
Transistoren 935 bis 938, in einen EIN-Zustand gesteuert
durch ein invertiertes Signal x1< quer> des 1-Bit-
Reihenadressignals Xi, um zu veranlassen, daß Ausgabe von
den restlichen vier der acht Gateschaltungen 921 bis 928
durchtreten. Ausgabeanschlüsse der vier MOS-Transistoren 935
bis 938 sind ODER-verdrahtet zu den Ausgabeanschlüssen der
MOS-Transistoren 931 bis 934.
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Obwohl die Dummy-Wortleitungs-Antriebsschaltung, die in
Figur 7 gezeigt ist bei dem obigen 1/2-Abstands-DRAM eine
einfache Anordnung hatte, ist es erforderlich, daß die
Dummy-Wortleitungs-Antriebsschaltung in dem 1/4-Abstands-
DRAM eine große Anzahl von Schaltungselementen hat. Ein
Musterbereich für die Dummy-Antriebsschaltung, in denen das
Muster wiederholt ist, proportional zur Anzahl von
Speicherzellen, ist stark erhöht, um dadurch die Chipgröße
zu erhöhen. Zusätzlich wird, wenn die Dummy-Wortleitungs-
Auswahlogik kompliziert ist, die Betriebsgeschwindigkeit des
Speichers widrig beeinflußt.
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Wie oben beschrieben, müssen in einem herkömmlichen 1/4-
Abstands-DRAM, wenn die Wortleitungs-Antriebsschaltungen so
angeordnet sind, daß jedes wieter
Wortleitungsanstriebsschaltungsmuster wiederholt invertiert
ist, logische Verarbeitung zu prüfen, ob das Muster der
Wortleitungs-Antriebsschaltung, die benutzt wird zum
Auswählen von Wortschaltungen invertiert oder nicht,
durchgeführt werden durch eine Dummy-Wortleitungs-
Antriebsschaltung. Da deshalb die Dummy-Wortleitungs-
Antriebsschaltung erforderlicher Weise eine große Anzahl von
Schaltungselementen hat, ist die Chipgröße erhöht, und die
Dummy-Wortleitungs-Auswahlogik ist kompliziert. Die
Betriebsgeschwindigkeit des Speichers ist unerwünschtermaßen
erniedrigt.
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Aufgabe der vorliegenden Erfindung ist es, eine
Halbleiterspeichervorrichtung zu schaffen, die in der Lage
ist, eine Anordnung einer Dummy-Wortleitungs-
Antriebsschaltung zu vereinfachen, einen Anstieg in der
Chipgröße zu unterdrücken und eine Operationsgeschwindigkeit
eines Speichers zu erhöhen.
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Gemäß der vorliegenden Erfindung ist eine
Halbleitervorrichtung des anfänglich definierten Typs
geschaffen, welche die kennzeichnenden Merkmale des
Anspruches 1 hat.
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Eine bevorzugte Weiterbildung ist im abhängigen Anspruch 2
aufgelistet.
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Gemäß der vorliegenden Erfindung wird, sogar wenn
Wortleitungs-Antriebsschaltungen so angeordnet sind, daß
jeweils zwei Wortleitungs-Antriebsschaltungsmuster
wiederholt invertiert sind in der Ausrichtungsrichtung der
Wortleitungen, dieselbe Ausrichtung der Wortleitung erhalten
wird wie bei einem Fall, in dem die Wortleitungs-
Antriebsschaltungen angeordnet sind im selben
Widerholungsmuster (nicht-invertierte Wiederholung) wie dem
der Wortleitungen in der Ausrichtungsrichtung der
Wortleitungen. Da Wortleitungen von jeder Wortleitungs-
Antriebsschaltung wiederholt ausgebildet sind, im selben
Muster und verbunden sind mit Speicherzellen im selben
Muster, sind die Anordnung der Dummy-Wortleitungs-
Antriebsschaltung und eine Dummy-Wortleitungs-Auswahllogik
vereinfacht.
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Die Erfindung kann vollständiger verstanden werden aus der
folgenden detaillierten Beschreibung im Zusammenhang mit der
begleitenden Zeichnung.
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Die Figuren zeigen im einzelnen:
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Figur 1 eine schematische Ansicht zum Zeigen eine sTeils
eines 1/2-Abstands-Zellanordnungsmuster;
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Figur 2 eine schematische Ansicht zum zeigen eisn Teils
eines 1/4-Abstands-Zellanordnungsmuster;
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Figur 3 eine ebene Ansicht zum Zeigen des 1/4-Abstands-
Zellanordnungsmusters in detaillierter Art und Weise;
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Figur 4 eine Querschnittsansicht zum Zeigen einer
Speicherzelle, bei der ein 1/4-Abstands-Zellanordnungsmuster
verwendet wird;
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Figur 5 eine Ansicht zum Zeigen eines Teils eines
herkömmlichen Wortleitungs-Antriebssystems in einem DRAM, in
dem das 1/4-Abstands-Zellanordnungsmuster, das in Figur 2
gezeigt ist, verwendet wird;
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Figur 6 eine Querschnittsansicht zu Zeigen der Wortleitungs-
Antriebsschaltungen, welche so aneordnet sind, daß jedes
weitere Antriebssmuster der Wortleitungs-Antriebsschaltung
invertiert ist und welches verbunden ist zu einem 1/4-
Abstands-Anordnungsmuster;
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Figur 7 ein Schaltungsdiagramm zum Zeigen einer Dummy-
Wortleitungs-Antriebsschaltung zum Antreiben einer Dummy-
Wortleitung eines 1/2-Abstands-Zellanordnungsmusters;
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Figur 8 ein Schaltungsdiagramm zum Zeigen einer Dummy-
Wortleitungs-Antriebsschaltung zum Antreiben einer Dummy-
Wortleitung eines 1/4-Abstands-Zellanordnungsmustes;
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Figur 9 ein Schaltungsdiagramm zum Zeigen eines Falls, in
dem eine Wortleitungs-Antriebsschaltung und ein
Speicherzellenfeld miteinander verbunden sind durch Kreuzen
von Wortleitungen in einer Halbleitervorrichtung gemäß der
vorliegenden Erfindung;
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Figur 10 ein Schaltungsdiagramm zum Zeigen einer Dummy-
Wortleitungs-Antriebsschaltung der in Figur 9 gezeigten
Halbleitervorrichtung;
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Figur 11 ein Schaltungsdiagramm zum Zeigen einer
Halbleitervorrichtung nach einer weiteren Ausführungsform
der vorliegenden Erfindung; und
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Figur 12 eine ebene Ansicht zum Zeigen des gekreuzten
Zustandes der Wortleitungen gemäß der in Figur 11 gezeigten
Ausführungs form.
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Ausführungsformen der vorliegenden Erfindung werden
nachstehend beschrieben werden mit Bezug auf die begleitende
Zeichnung.
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Figur 9 zeigt einen Teil eines Speicherzellenfeldes in einem
1/4-Abstands-DRI\M und eine Teil eines Wortleitungs-
Antriebssystems. Anders als bei einem Wortleitungs-
Antriebssystems bei einem herkömmlichen 1/4-Abstands-DRAM,
wie oben beschrieben mit Bezug auf Figur 6, sind
Wortleitungen WL4 bis WL1 gebildet zwischen dem
Ausgabeanschluß einer Wortleitungs-Antriebsschaltung 66b mit
einem invertierten Muster, und das Speicherzllenfeld, so daß
die Wortleitung WL4 und WL1 der Wortleitungen WL4 und WL1
dreidimensional zueinander gekreuzt sind und die
Wortleitungen WL2 und WL3 dreidimensional zueinander
gekreuzt sind. Somit sind die Wortleitungen in dem
Speicherzellenfeld wiederholt ausgerichtet in einer
Reihenfolge WLI T WL2 T WL3 T WL4 T WLI T WL2 T WL3 T
WL4. Andere Anordnungen sind dieselben wie die des
Wortleitungs-Antriebssystems in Figur 6. Deshalb bezeichnen
dieselben Bezugszeichen wie in Figur 6 dieselben Teile in
Figur 9.
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D.h. daß DRAM in Figur 9 umfaßt ein Speicherzellenfeld, in
dem 1-Transistor/ 1-Kondensator-Speicherzellen so angeordnet
sind, daß ein Kontaktabschnitt mit einer Bitleitung versetzt
ist von einem Speicherzellenkontaktabschnitt der benachbaren
Bitleitung in einer Längsrichtung der Bitleitung um 1/4-
Abstand. Bei einem 1/4-Abstand-DRAM, dem vier Wortleitungen
WL1 bis WL4, ausgewählt in vier Wegen durch eine Kombination
von zwei Bits X&sub0; und X&sub1; eines Reihenadressignals, benachbart
zueinander ausgerichtet sind, sind Wortleitungen, die durch
dieselbe Kombination der Bits X&sub0; und X&sub1; ausgewählt sind, wie
oben beschrieben, wiederholt ausgerichtet alle vier
Bitleitungen.
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Gemäß dem DRAM haben, obwohl jedes weiter Wortleitungs-
Antriebsschaltungsmuster invertiert ist in der
Anordnungsrichtung der Wortleitungen, die Wortleitungen WL1
bis WL4 dieselbe Anordnung wie in einem Fall, in dem die
Wortleitungs-Antriebsschaltungen angeordnet sind in
demselben Wiederholungsmuster (nicht-invertierte
Wiederholung) wie dem der Wortleitungen in der
Anordnungsrichtung der Wortleitungen. Die Wortleitungen WL1
bis WL4 von jeder Wortleitungs-Antriebsschaltung 66a und 66b
sind wiederholt gebildet im selben Muster und verbunden mit
Speicherzellen MC. Deshalb hat eine
Dummy-Wortleitungs-Antriebsschaltung
eine einfache Anordnung, wie gezeigt in
Figur 10, und eine Dummy-Wortleitungsauswahllogik ist
vereinfacht.
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Die Dummy-Wortleitungs-Antriebsschaltung, die in Figur 10
gezeigt ist, ist folgendermaßen angeordnet. D.h. vier
verstärkte Wortleitungssignale WDRV1 bis WDRV4 werden
logisch verarbeitet durch vier Oder-Schaltungen 21 bis 24
und ein Dummy-Wortleitungsantriebssignal DWL12 wird
ausgegeben ansprechend auf einer Auswahl der Wortleitung WL1
oder WL2. Ein Dummy-Wortleitungsantriebssignal DWL23 wird
ausgegeben ansprechend auf eine Auswahl der Dummy-
Wortleitung WL2 oder WL3, und ein Dummy-
Wortleitungsantriebssignal DWL34 wird ausgegeben ansprechend
auf eine Auswahl der Wortleitung WL3 oder WL4. Ein Duinmy-
Wortleitungsantriebssignal DWL14 wird ausgegeben ansprechend
auf eine Auswahl der Wortleitung WL1 oder WL4.
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Bei der Ausführungsform in Figur 9 sind Wortleitungen WL4
und WL1 der Wortleitungen WL4 bis WL1, die verbunden sind
mit der Wortleitungsantriebsschaltung mit einem invertierten
Muster, dreidimensional gekreuzt, und die restlichen
Wortleitungen WL3 und WL2 sind dreidimensional gekreuzt.
Jedoch ist die Anordnung der Wortleitung nicht begrenzt in
der obigen Anordnung. D.h. wie gezeigt in Figur 11, es
können Eingaben verstärkter Wortleitungssignale WDRV2 und
WDRV3 an die Wortleitungsantriebsschaltung zueinander
umgekehrt sein, und die Wortleitungen WL2 und WL3, die
verbunden sind mit der Wortleitungsantriebsschaltung 66a,
mit einem nicht-invertierten Muster, können dreidimensional
gekreuzt sein. Gleichzeitig können die Wortleitungen WL4 und
WL1, die verbunden sind mit der Wortleitungs-
Antriebsschaltung 65b mit einem invertierten Muster,
dreidimensional gekreuzt sein. In diesem Fall sind bei
ausgaben der Wortleitungs-Antriebsschaltungen 66a und 66b
Wortleitungen wiederholt ausgerichtet in einer Reihenfolge
von WL1 T WL3 T WL2 T WL4 T + WL1 T WL3 T WL2 T WL4.
Jedoch sind, nachdem die Wortleitungen gekreuzt sind, die
Wortleitung wiederholt ausgerichtet in einer Reihenfolge von
WL1 T WL2 T WL3 T WL4 T WL1 T WL2 T WL3 T WL4. Dieselben
Bezugszeichen in Figur 11 bezeichnet dieselben Tatsachen wie
in Figur 9. Figur 12 ist eine ähnliche Ansicht zum Zeigen
des gekreuzten Zustandes des Wortleitungen gemäß der in
Figur 11 gezeigten Ausführungsform.
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Bei der obigen Ausführungsform, die in Figur 11 gezeigt ist,
sind einige der Wortleitungen dreidimensional gekreuzt, um
wiederholt ausgerichtet zu sein in einer Reihenfolge von WL1
T WL2 T WL3 T WL4 T WL1 T WL2 T WL3 T WL4. Jedoch kann,
sogar wenn die Wortleitungen wiederholt ausgerichtet sind in
einer Reihenfolge von WL1 T WL2 T WL3 T WL4 T WL1 TWL2 T
WL3 T WL4, und zwar ohne dreidimensionales Kreuzen einiger
der Wortleitungen WL1 bis WL4, derselbe Effekt, wie oben
beschrieben, erhalten werden.
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Bezugszeichen in den Patentansprüchen sollen dem besseren
Verständnis dienen und den Schutzumfang nicht beschränken