DE10101630B4

DE10101630B4 - Halbleiterspeicherbauelement mit Eingabe-/Ausgabeleitungsstruktur

Info

Publication number: DE10101630B4
Application number: DE10101630A
Authority: DE
Inventors: Jae Hoon Joo; Sang Seok Kang; Jong Hyun Choi; Yun Sang Lee
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2000-01-10
Filing date: 2001-01-10
Publication date: 2007-08-09
Anticipated expiration: 2021-01-11
Also published as: JP3957039B2; DE10101630A1; US20010007540A1; KR20010068826A; JP2001223347A; KR100326944B1; TW490678B; US6345011B2

Abstract

Halbleiterspeicherbauelement mit
– wenigstens zwei Speicherblöcken (MB0, MB1),
– einem Abtastverstärkerbereich (SABLK0, SABLK1) zwischen den zwei Speicherblöcken, der einen Eingabe/Ausgabe-Torsteuerungsbereich und wenigstens einen weiteren Schaltkreisblockbereich mit je einem oder mehreren Schaltkreisblöcken (50 bis 90), bei denen es sich um Bitleitungsisolationsbereiche oder Bitleitungs-Vorspannungs-/Entzerrungsbereiche oder n- oder p-Kanal-Abtastverstärkerbereiche handelt, zwischen dem Eingabe/Ausgabe-Torsteuerungsbereich und einem benachbarten Speicherblock enthält, so dass die Speicherblöcke, der Eingabe/Ausgabe-Torsteuerungsbereich und die Schaltkreisblöcke in einer Spaltenrichtung ausgerichtet und in einer Zeilenrichtung nebeneinander angeordnet sind, und
– einer Mehrzahl von Paaren von Eingabe/Ausgabe-Leitungen (IOi, /IOi, IOj, /IOj, IOk, /IOk, IOl, /IOl), die in Spaltenrichtung im Abtastverstärkerbereich verlaufen und im Eingabe/Ausgabe-Torsteuerungsbereich mit in der Zeilenrichtung verlaufenden Bitleitungen (BL0, /BL0, BL1, /BL1, ...) verbunden sind, wobei
– wenigstens eine erste der Eingabe/Ausgabe-Leitungen (IOi, /IOi, IOj, /IOj, IOk, /IOk, IOl, /IOl) in einem ersten Abschnitt im Eingabe/Ausgabe-Torsteuerungsbereich und in einem zweiten Abschnitt über einem Schaltkreisblock (80, 90) im Schaltkreisblockbereich...

Description

Die Erfindung bezieht sich auf ein Halbleiterspeicherbauelement mit einer Mehrzahl von Speicherblöcken und einer Mehrzahl von mit den Speicherblöcken verknüpften Eingabe-/Ausgabeleitungen.
1 zeigt schematisch eine allgemeine Anordnung eines Halbleiterspeicherbauelementes, die geteilte Speicherbänke und einen peripheren Schaltkreis umfasst. Wenn das Halbleiterspeicherbauelement angenommen auf einem Halbleiterchip 1 mit einer Speicherkapazität von 128Mb gebildet ist, sind vier Bänke BANK1 bis BANK4 mit je 32Mb vorhanden. Der periphere Schaltkreis, der zwischen den Speicherbänken im Mittenbereich des Chips 1 angeordnet ist, beinhaltet Schaltungen zum Decodieren, Puffern, sowie Eingeben und Ausgeben von Daten.
2 zeigt den Aufbau der Bank 1 mit einer Kapazität von 32Mb. Wie aus 2 zu erkennen, sind an den Seiten der Speicherbank ein Zeilendecoder 20 und ein Spaltendecoder 30 positioniert, und Wortleitungen mit 8K (K = 2¹⁰) und Bitleitungspaare mit 4K sind in Matrixform angeordnet. Das Speicherfeld von 32Mb in der Speicherbank ist hierarchisch in sechzehn Speicherblöcke 40, mit MB0 bis MB15 bezeichnet, entlang einer Zeilenrichtung aufgeteilt, wobei jeder Speicherblock eine Speicherkapazität von 2Mb mit 512 Wortleitungen und 4K Bitleitungen aufweist. Eine Anzahl von 1K Spaltenauswahlleitungen CSL0 bis CSL1023 führen vom Spaltendecoder 30 ab und sind auf und über dem Speicherfeld angeordnet, wobei jede zu vier Bitleitungen gehört. Wenn einem Wiederauffrischzyklus 4K zugewiesen werden, werden zwei Wortleitungen pro Speicherbank aktiviert. Beispielsweise wählt der Zeilendecoder 20 einen Speicherblock, wie den Block MB1, aus den Speicherblöcken MB0 bis MB7 sowie einen Speicherblock, wie MB9, aus den Speicherblöcken MB8 bis MB15 aus, wonach er eine Wortleitung in jedem der ausgewählten Speicherblöcke MB1, Mb9 auswählt. Mit anderen Worten werden zwei Wortleitungen ausgewählt, wenn eine Speicherbank ausgewählt wird, während die anderen Speicherblöcke in der ausgewählten Speicherbank nicht ausgewählt werden.
Der gestrichelt umrahmte Teil A in 2, der den Speicherblock MB1 und die Umgebung hiervon darstellt, ist in 3 detaillierter gezeigt. Wie daraus zu erkennen, ist zwischen benachbarten Speicherblöcken ein Abtastverstärkerblock positioniert. Beispielsweise ist zwischen den Speicherblöcken MB0 und MB1 bzw. zwischen den Speicherblöcken MB1 und MB2 je ein Abtastverstärkerblock SABLK0 und SABLK1 angeordnet. Der jeweilige Abtastverstärkerblock besteht aus Bitleitungsisolationsbereichen 50 und 60, einem Bitleitungs-Vorspannungs-/Entzerrungsbereich 70, einem p-Kanal-Abtastverstärkerbereich 80, einem n-Kanal-Abtastverstärkerbereich 90 und einem Eingabe/Ausgabe-Torsteuerungsbereich 100. Bezüglich Schaltkreiselementen, die für die Bitleitungsisolationsbereiche, den Vorspannungs-/Entzerrungsbereich und die Abtastverstärkerbereiche vorgesehen sind, sei auf die Patentschrift US 5.761.123 A verwiesen.
Im Eingabe/Ausgabe-Torsteuerungsbereich 100 sind vier Paare von Eingabe/Ausgabe-Leitungen IOi und /IOi, IOj und /IOj, IOk und /IOk, IOl und /IOl senkrecht zu den Bitleitungen angeordnet, und Spaltenauswahlgatter GT sind zwischen Bitleitungspaare und Eingabe/Ausgabe-Leitungspaare eingeschleift. Wenn eine Zeile des Speicherblocks MB1 durch den Zeilendecoder 20 ausgewählt ist und eine Spaltenauswahlleitung, z.B. CSL0, durch den Spaltendecoder 30 ausgewählt ist, ist das Bitleitungspaar BL0 und /BL0 über das zugehörige Paar von Spaltenauswahlgattern, die mit der betreffenden Spaltenauswahlleitung CSL0 gekoppelt sind, mit dem auf der linken Seite des Blocks MB1 angeordneten Eingabe/Ausgabe-Leitungspaar IOi und /IOi verbunden. Außerdem ist das Bitleitungspaar BL2 und /BL2 über das zugehörige Paar von Spaltenauswahlgattern, die mit CSL0 gekoppelt sind, mit dem auf der linken Seite des Blocks MB1 angeordneten Eingabe/Ausgabe-Leitungspaar IO und /IOj verbunden. Gleichzeitig sind BL1 und /BL1 mit dem auf der rechten Seite des Blocks MB1 angeordneten Eingabe/Ausgabe-Leitungspaar IOi und /IOi sowie BL3 und /BL3 mit dem auf der rechten Seite des Blocks MB1 angeordneten Eingabe/Ausgabe-Leitungspaar IOj und /IOj verbunden, jeweils über deren zugehöriges Paar von Spaltenauswahlgattern, die mit CSL0 gekoppelt sind. Folglich kann jeweils eine Spaltenauswahlleitung vier Bitleitungspaare mit vier alternierend an den beiden Seiten des Speicherblocks MB1 angeordneten Eingabe/Ausgabe-Leitungspaaren verbinden. Wie oben erwähnt, werden bei Auswahl des Blocks MB1 zwei Wortleitungen aktiviert, und es werden Daten mit vier Bit für eine Wortleitung zu vier Eingabe/Ausgabe-Leitungspaaren übertragen. Als Ergebnis werden aus einer ausgewählten Speicherbank acht Bit ausgelesen, was bedeutet, dass ein solches Speicherbauelement mit einer Datenstruktur von acht Bit betreibbar ist.
Wenn zwei Spaltenauswahlleitungen, z.B. CSL0 und CSL512, gleichzeitig ausgewählt werden, werden Daten von acht Bit aus dem ausgewählten Speicherblock MB1 durch den zugehörigen Abtastverstärkerblock ausgelesen. Genauer gesagt werden, wenn CSL0 ausgewählt wird, vier Bitleitungspaare BL0 und /BL0, BL1 und /BL1, BL2 und /BL2, BL3 und /BL3 mit ihren zugehörigen Eingabe/Ausgabe-Leitungen IOi, /IOi, IOj, /IOj verbunden. In gleicher Weise werden die Bitleitungspaare BL2048 und /BL2048 sowie BL2050 und /BL2050 mit den Eingabe/Ausgabe-Leitungspaaren IOk und /IOk bzw. IOl und /IOl verbunden, und zwar über ihre zugehörigen, mit CSL512 gekoppelten Spaltenauswahlgatter GT, wobei die Eingabe/Ausgabe-Leitungspaare an der linken Seite des Blocks MB1 angeordnet sind. Analog werden die Bitleitungspaare BL2049 und /BL2049 sowie BL2051 und /BL2051 mit den Eingabe/Ausgabe-Leitungspaaren IOk und /IOk bzw. IOl und /IOl verbunden, und zwar jeweils über die zugehörigen, mit CSL512 gekoppelten Spaltenauswahlgatter GT, wobei die Eingabe/Ausgabe-Leitungspaare an der rechten Seite des Blocks MB1 angeordnet sind.
Dementsprechend ist aus 3 ersichtlich, dass, wenn zwei Spaltenauswahlleitungen, wie CSL0 und CSL512, gleichzeitig aktiviert werden, acht Bitleitungspaare jeweils mit acht Eingabe/Ausgabe-Leitungspaaren verbunden werden, die alternierend an den beiden Seiten des ausgewählten Speicherblocks MB1 angeordnet sind. Da zwei Wortleitungen in einer Speicherbank ausgewählt werden, wobei jeweils eine Wortleitung in jedem von zwei ausgewählten Speicherblöcken aktiviert ist, gibt die Aktivierung von zwei Spaltenauswahlsignalen das Auslesen von 16-Bit-Daten aus den ausgewählten Speicherbänken frei.
Es ist möglich, zwischen den Datenauslesemustern mit acht Bit und sechzehn Bit in der Speicherfeldarchitektur von 3 zu alternieren, und es kann außerdem vorgesehen sein, eine 4-Bit-Datenstruktur durch Multiplexen der Eingabe/Ausgabe-Leitungspaare mit zusätzlichen Spaltenadressbits zu konstruieren. Andere Bitleitungen und Auswahlgatter, die in die Aktivierung anderer Spaltenauswahlleitungen involviert sind, sind funktionell in derselben Konfiguration angeordnet, wie sie oben beschrieben wurde. 4 zeigt eine Entwurfsstruktur der Schaltkreisanordnung von 3, wobei Gate-Leitungen 102 aus Polysiliciumschichten über n⁺-leitenden Bereichen 101 gebildet sind. Die Bitleitungen und aktive Bereiche 101 sind an einem Kontaktbereich 11 verbunden, und die aktiven Bereiche und Eingabe/Ausgabe-Leitungen, die aus einem Metall oder einem anderen leitfähigen Material bestehen, sind an einem Kontaktbereich 13 verbunden.
Die Breite L des Eingabe/Ausgabe-Torsteuerungsbereich ist durch eine Integrationsdichte bestimmt, die von der Anzahl an darin angeordneten Eingabe/Ausgabe-Leitungen abhängt. Auf dem zwischen benachbarten Speicherblöcken angeordneten Torsteuerungsbereich sind acht Eingabe/Ausgabe-Leitungen angeordnet, um einen effektiven Datenzugriffsbetrieb bereitzustellen, wobei sie alternierend auf den beiden Seiten eines Speicherblocks positioniert sind. Bekanntermaßen besteht jedoch die Anforderung einer kleiner werdenden Chipabmessung von Speicherbauelementen, da Elektronikkomponenten, in denen die Speicherbauelemente verwendet werden, immer kleiner werden. Deshalb erhöht sich die topologische Dichte von Speicherbauelementen in stärkerem Maß, wobei sie primär durch sich wiederholende Strukturen der Signalleitungen, wie Bitleitungen oder Eingabe/Ausgabe-Leitungen, beeinflusst ist, wenn sich das Speicherbauelement in Richtung höherer Kapazität und höherer Integration entwickelt. Angesichts der horizontalen Anordnung der Eingabe/Ausgabe-Leitungen gibt es inoperable Gebiete, die ohne Kontakt zu aktiven Bereichen sind und gerade über den aktiven Bereichen und den Bitleitungen angeordnet sind, wodurch eine Vergrößerung der Breite L verursacht wird.

Einen ähnlichen Stand der Technik, bei dem mehrere Eingabe/Ausgabe-Leitungspaare zwischen je zwei Speicherblöcken verwendet werden, ist in der Patentschrift US 5.297.102 A offenbart.

In der Offenlegungsschrift DE 197 48 502 A1 ist ein Halbleiterspeicherbauelement mit einer Mehrzahl von Speicherblöcken offenbart, bei dem sich globale Schreibleitungen und globale Leseleitungen quer über die Speicherblöcke und zwischenliegende Abtastverstärkebereiche hinweg erstrecken.

Bezüglich komplementärer Leitungspaare in Halbleiterspeicherbauelementen ist es grundsätzlich bekannt, diese sich überkreuzend anzuordnen, siehe z.B. die Offenlegungsschrift EP 0 697 735 A1 .

Der Erfindung liegt als technisches Problem die Bereitstellung eines Halbleiterspeicherbauelementes der eingangs genannten Art zugrunde, das eine effiziente Eingabe/Ausgabe-Leitungsanordnung und eine optimierte Eingabe/Ausgabe-Leitungsstruktur aufweist, die hinsichtlich Reduzierung der topologischen Abmessung des Halbleiterspeicherbauelementes und hinsichtlich Reduzierung des durch eine wiederholte Anordnung der Eingabe/Ausgabe-Leitungen belegten Schaltkreisgebietes vorteilhaft ist.

Die Erfindung löst dieses Problem durch die Bereitstellung eines Halbleiterspeicherbauelementes mit den Merkmalen des Anspruchs 1.

Eine vorteilhafte, nachfolgend beschriebene Ausführungsform der Erfindung und das zu deren besserem Verständnis oben erläuterte, herkömmliche Ausführungsbeispiel sind in den Zeichnungen dargestellt, in denen zeigen:

1 eine schematische Darstellung einer allgemeinen Anordnung in einem Halbleiterspeicherbauelement,

2 eine schematische Darstellung der internen Anordnung innerhalb einer Speicherbank des in 1 gezeigten Bauelements,

3 eine interne Schaltkreisansicht eines gestrichelt umrahmten Teils von 2 zur Veranschaulichung eines herkömmlichen Aufbaus mit einem Eingabe/Ausgabe-Torsteuerungsbereich,

4 eine Draufsicht auf eine Entwurfsstruktur über dem Eingabe/Ausgabe-Torsteuerungsbereich von 3,

5 eine interne Schaltkreisansicht des in 2 gestrichelt umrahmten Teils für einen weiterentwickelten Aufbau mit einem Eingabe/Ausgabe-Torsteuerungsbereich gemäß der Erfindung und

6A bis 6C Draufsichten auf Entwurfsstrukturen über dem Eingabe/Ausgabe-Torsteuerungsbereich von 5.

Im gezeigten erfindungsgemäßen Beispiel ist ein Halbleiterspeicherbauelement in Form eines dynamischen Speichers mit wahlfreiem Zugriff (DRAM) hoher Dichte verwendet, der für Datenstrukturen sowohl von sechzehn Bit als auch von acht Bit verfügbar ist. In den Figuren bezeichnet das vorangestellte Symbol "/" vor Bezugszeichen von Bitleitungen und Einga be/Ausgabe-Leitungen jeweils das Komplement der Leitung zu dem Bezugszeichen ohne den vorangestellten Schrägstrich.
5 zeigt eine Anordnung von Eingabe/Ausgabe-Leitungen zwischen Speicherblöcken mit den Bitisolationsblöcken 50 und 60, den Bitleitungs-Vorspannungs-/Entzerrerblöcken 70 sowie den Abtastverstärkerblöcken 80 und 90. Das Strukturelement von 5 ist symmetrisch an der linken und rechten Seite eines Speicherblocks, z.B. des Blocks MB1, ebenso wie zu einem oberen und unteren Feld eines Schnittstellenbereichs 200 ausgerichtet, so dass die Blöcke 60 bis 90 und die Speicherblöcke in zwei Teile unterteilt sind, einen oberen und einen unteren Teil.
Die Eingabe/Ausgabe-Leitungen sind im Torsteuerungsbereich zwischen den Abtastverstärkerblöcken 80 und 90 in zwei Paare gruppiert. Das i-te Paar IOi und /IOi und das j-te Paar IOj und /IOj, nachfolgend als "erste Eingabe/Ausgabe-Leitungsgruppe" bezeichnet, sind zwischen den oberen Abtastverstärkerblöcken angeordnet, die mit den oberen Speicherblöcken verknüpft sind, bzw. in den unteren Abtastverstärkerblöcken positioniert, die mit den unteren Speicherblöcken verknüpft sind. Im oberen Feld UA sind die Gate-Elektroden von vier Spaltenauswahltransistoren GT, die dementsprechend mit den beiden i-ten und j-ten Eingabe/Ausgabe-Leitungspaaren verbunden sind, gemeinsam an CSL0 angekoppelt, so dass sie die i-ten und j-ten Eingabe/Ausgabe-Leitungspaare mit einem jeweiligen der Bitleitungspaare BL0's (BL0 und/Bl0) bis BL2047's (BL2047 und /BL2047) verbinden. Jeder Spaltenauswahltransistor verbindet eine Eingabe/Ausgabe-Leitung mit einer Bitleitung. Das obere Feld UA ist 512 Spaltenauswahlleitungen CSL0 bis CSL511 zugewiesen.
Im Gegensatz dazu sind im unteren Feld LA das k-te Eingabe/Ausgabe-Leitungspaar IOk und /IOk und das l-te Eingabe/Ausgabe-Leitungspaar IOl und /IOl, nachfolgend als die "zweite Eingabe/Ausgabe-Leitungsgruppe" bezeichnet, zwischen den mit den unteren Speicherblöcken verknüpften unteren Abtastverstärkerblöcken angeordnet und in den mit den oberen Speicherblöcken verknüpften oberen Abtastverstärkerblöcken positioniert. Die Art der Verbindung mit den Spaltenauswahlleitungen und Transistoren GT ist identisch zu derjenigen im oberen Feld LA, wobei die k-ten und l-ten Eingabe/Ausgabe-Leitungspaare mit Bitleitungspaaren der Bitleitungspaare BL2048's (BL2048 und /BL2048) bis BL4095's (BL4095 und /BL4095) verbunden sind. Das untere Feld LA weist ebenfalls 512 Spaltenauswahlleitungen CSL512 bis CSL1023 auf.
Die erste und die zweite Eingabe/Ausgabe-Leitungsgruppe sind bezüglich derselben Spaltenachse ausgerichtet, damit kein weiterer Platz entlang der Zeilenrichtung benötigt wird, was die Breite des Eingabe/Ausgabe-Torsteuerungsbereichs, wie sie in 4 gezeigt ist, verringern kann.
Wenn eine Wortleitung in einem Speicherblock, z.B. MB1, und eine Spaltenauswahlleitung, z.B. CSL0, ausgewählt sind, ist das erste Bitleitungspaar BL0 und /BL0 mit dem auf der linken Seite des ausgewählten Speicherblocks MB1 angeordneten Eingabe/Ausgabe-Leitungspaar IOi und /IOi über seine Spaltenauswahltransistoren GT verbunden, und das dritte Bitleitungspaar BL2 und /BL2 ist mit dem auf der linken Seite des ausgewählten Speicherblocks MB1 angeordneten Eingabe/Ausgabe-Leitungspaar IOj und /IOj über seine zugehörigen Spaltenauswahltransistoren GT verbunden. Gleichzeitig ist das Bitleitungspaar BL1 und /BL1 mit dem auf der rechten Seite des ausgewählten Speicherblocks MB1 angeordneten Eingabe/Ausgabe-Leitungspaar IOi und /IOi verbunden, und das Bitleitungspaar BL3 und /BL3 ist mit dem auf der rechten Seite des Blocks MB1 angeordneten Eingabe/Ausgabe-Leitungspaar IOj und /IOj verbunden. Somit stellt eine Spaltenauswahlleitung eine Verbindung von vier Bitleitungspaaren mit vier Eingabe/Ausgabe-Leitungspaaren bereit, die alternierend an den beiden Seiten des ausgewählten Spei cherblocks MB1 angeordnet sind. Da zwei Wortleitungen jeweils für zwei Speicherblöcke in einer Speicherbank aktiviert werden, eine Wortleitung pro Speicherblock, werden jeweils 4-Bit-Daten zu den auf den beiden Seiten jedes der zwei Speicherblöcke angeordneten vier Eingabe/Ausgabe-Leitungspaaren übertragen. Daher werden 8-Bit-Daten aus einer ausgewählten Speicherbank ausgelesen, wobei das Speicherbauelement mit einer Datenstruktur von acht Bit betreibbar ist.
Wenn zwei Spaltenauswahlleitungen, z.B. CSL0 und CSL512, gleichzeitig aktiviert werden, werden 8-Bit-Daten durch den Abtastverstärkerblock aus dem ausgewählten Speicherblock MB1 entnommen. Auf eine Aktivierung von CSL0 werden vier Bitleitungspaare BL0 und /BL0, BL1 und /BL1, BL2 und /BL2 sowie BL3 und /BL3 mit ihren zugehörigen, alternierend auf den beiden Seiten des Blocks MB1 angeordneten Eingabe/Ausgabe-Leitungspaaren IOi und /IOi, IOj und /IOj, IOk und /IOk sowie IOl und /IOl über die Spaltenauswahltransistoren GT verbunden, deren Gate-Elektroden mit CSL0 gekoppelt sind. Auf eine Aktivierung von CSL512 werden vier Bitleitungspaare BL2048 und /BL2048, BL2049 und /BL2049, BL2050 und /BL2050 sowie BL2051 und /BL2051 mit ihren zugehörigen, alternierend auf den beiden Seiten des Blocks MB1 angeordneten Eingabe/Ausgabe-Leitungspaaren IOi und /IOi, IOj und /IOj, IOk und /IOk sowie IOl und /IOl über die Spaltenauswahltransistoren GT verbunden, deren Gate-Elektroden mit CSL512 gekoppelt sind. Da 8-Bit-Daten aus einer Speicherbank ausgelesen werden und zwei Wortleitungen für jeweils zwei Speicherblöcke aktiviert werden, werden aus den ausgewählten Speicherblöcken, z.B. MB1 und MB9, 16-Bit-Daten ausgelesen, wobei das Speicherbauelement in einer Datenstruktur von sechzehn Bit betreibbar ist.
Die 6A bis 6C zeigen mögliche Entwurfsstrukturen bzgl. der Anordnung der Eingabe/Ausgabe-Leitungen, mit denen eine reduzierte Breite des Eingabe/Ausgabe-Torsteuerungsbereichs ermöglicht wird. Die Eingabe/Ausgabe-Leitungen werden aus den ersten Metallschichten hergestellt. In den 6A bis 6C ist die erste Eingabe/Ausgabe-Leitungsgruppe IOi, /IOi, IOj und /IOj im oberen Feld UA zwischen den Abtastverstärkerblöcken 80 und 90 angeordnet, während sie im unteren Feld LA auf den Abtastverstärkerblöcken 80 und 90 angeordnet ist. Die zweite Eingabe/Ausgabe-Leitungsgruppe IOk, /IOk, IOl und /IOl ist im unteren Feld LA zwischen den Abtastverstärkerblöcken 80 und 90 angeordnet. Es versteht sich, dass in 6A der nicht gezeigte, andere Teil der zweiten Eingabe/Ausgabe-Leitungsgruppe auf den Abtastverstärkerblöcken 80 und 90 im benachbarten Feld in der gleichen Weise angeordnet ist wie die erste Gruppe im unteren Feld LA. Daher ist die Breite L' des Eingabe/Ausgabe-Torsteuerungsbereichs gegenüber der in 4 gezeigten herkömmlichen Breite L verringert. Es ist ersichtlich, dass die vorliegende Breite L' nur ungefähr die Hälfte der herkömmlichen Breite L betragen kann.
Während der Schnittstellenbereich 200a in 6A als Grenze fungiert, welche das obere und das untere Feld trennt, bzw. als Passierzone, in der die Eingabe/Ausgabe-Leitungen ihre Anordnungseigenschaften ändern, stellen die Schnittstellenbereiche 200b und 200c in den 6B und 6C Platz zur Verfügung, um die separat im oberen und unteren Feld angeordneten Eingabe/Ausgabe-Leitungen miteinander zu verbinden. Die beiden jeweiligen Abschnitte jeder Eingabe/Ausgabe-Leitung IOi bis /IOl sind in dem Schnittstellenbereich miteinander über Kontaktbereiche 15 und die zweiten Metallschichten 17 verbunden.
Spezieller ist in 6B ein Teil von IOi, der zwischen den Abtastverstärkerblöcken 80 und 90 im oberen Feld UA angeordnet ist, mit dem anderen Teil von IOi verbunden, der auf dem Abtastverstärkerblock 90 im unteren Feld LA angeordnet ist. Ein Teil von IOj, der zwischen den Abtastverstärkerblöcken 80 und 90 im oberen Feld UA angeordnet ist, ist mit dem anderen Teil von IOj verbunden, der auf dem Abtastverstärkerblock 90 im unteren Feld LA angeordnet ist. Ein Teil von /IOi, der zwischen den Abtastverstärkerblöcken 80 und 90 im oberen Feld UA angeordnet ist, ist mit dem anderen Teil von /IOi verbunden, der auf dem Abtastverstärkerblock 80 im unteren Feld angeordnet ist. Ebenso ist ein Teil von /IOj, der zwischen den Abtastverstärkerblöcken 80 und 90 im oberen Feld UA angeordnet ist, mit dem anderen Teil von /IOj verbunden, der auf dem Abtastverstärkerblock 80 im unteren Feld LA angeordnet ist.
6C zeigt eine vollständige Umkehrung bzgl. der ersten und zweiten Eingabe/Ausgabe-Leitungsgruppen über dem oberen und unteren Feld, einschließlich des Schnittstellenbereichs 200c, in welchem die Eigenverbindungen der Eingabe/Ausgabe-Leitungen durch die Kontaktbereiche 15 und die zweiten Metallschichten 17 hergestellt sind. Ein Teil von IOi, der zwischen den Abtastverstärkerblöcken 80 und 90 im oberen Feld UA angeordnet ist, ist mit dem anderen Teil von IOi verbunden, der auf dem Abtastverstärkerblock 90 im unteren Feld LA angeordnet ist. Ein Teil von IOj, der zwischen den Abtastverstärkerblöcken 80 und 90 im oberen Feld UA angeordnet ist, ist mit dem anderen Teil IOj verbunden, der auf dem Abtastverstärkerblock 90 im unteren Feld LA angeordnet ist. Ein Teil von /IOi, der zwischen den Abtastverstärkerblöcken 80 und 90 im oberen Feld UA angeordnet ist, ist mit dem anderen Teil von /IOi verbunden, der auf dem Abtastverstärkerblock 80 im unteren Feld LA angeordnet ist. Ebenso ist ein Teil von /IOj, der zwischen den Abtastverstärkerblöcken 80 und 90 im oberen Feld UA angeordnet ist, mit dem anderen Teil von /IOj verbunden, der auf dem Abtastverstärkerblock 80 im unteren Feld LA angeordnet ist.
Ein Teil von IOk, der zwischen den Abtastverstärkerblöcken 80 und 90 im unteren Feld LA angeordnet ist, ist mit dem anderen Teil von IOk verbunden, der auf dem Abtastverstärkerblock 90 im oberen Feld UA angeordnet ist. Ein Teil von IOl, der zwischen den Abtastverstärkerblöcken 80 und 90 im unteren Feld LA angeordnet ist, ist mit dem anderen Teil von IOl verbunden, der auf dem Abtastverstärkerblock 90 im oberen Feld UA ange ordnet ist. Ein Teil von /IOk, der zwischen den Abtastverstärkerblöcken 80 und 90 im unteren Feld LA angeordnet ist, ist mit dem anderen Teil von /IOk verbunden, der auf dem Abtastverstärkerblock 80 im oberen Feld UA angeordnet ist. Ebenso ist ein Teil von /IOl, der zwischen den Abtastverstärkerblöcken 80 und 90 im unteren Feld LA angeordnet ist, mit dem anderen Teil von /IOl verbunden, der auf dem Abtastverstärkerblock 80 im oberen Feld UA angeordnet ist. Im Unterschied zu den Verbindungsstrukturen der ersten Gruppe benutzt die zweite Gruppe zusätzliche Schichten des ersten Metalls, um ihre oberen und unteren Teile zu verbinden. Solche zusätzlichen Metallschichten im Schnittstellenbereich 200c sind optionale Komponenten, um die Anordnungstopologie im Torsteuerungsbereich adaptiv einzustellen.
Wie oben beschrieben, ergibt sich gegenüber der herkömmlichen Technik für das erfindungsgemäße Halbleiterspeicherbauelement eine höhere Entwurfstoleranz, und die Gesamtabmessung des Chips kann kleiner gehalten werden, da die Breite des Eingabe/Ausgabe-Torsteuerungsbereichs, wo sich wiederholende Muster von Eingabe/Ausgabe-Leitungen die Entwurfsdichte bestimmen, um wenigstens die Hälfte gegenüber dem herkömmlichen Bauelement reduziert werden kann.
Es versteht sich, dass außer dem gezeigten und beschriebenen Ausführungsbeispiel weitere Realisierungen der Erfindung möglich sind. So sind die Teile der Eingabe/Ausgabe-Leitungen im beschriebenen Beispiel auf den Abtastverstärkerblöcken angeordnet, es ist aber alternativ auch möglich, die Anordnungspositionen dieser Leitungsteile in anderen erlaubbaren Bereichen um ihre zugehörigen Speicherblöcke herum zu wählen.

Claims

Halbleiterspeicherbauelement mit – wenigstens zwei Speicherblöcken (MB0, MB1), – einem Abtastverstärkerbereich (SABLK0, SABLK1) zwischen den zwei Speicherblöcken, der einen Eingabe/Ausgabe-Torsteuerungsbereich und wenigstens einen weiteren Schaltkreisblockbereich mit je einem oder mehreren Schaltkreisblöcken (50 bis 90), bei denen es sich um Bitleitungsisolationsbereiche oder Bitleitungs-Vorspannungs-/Entzerrungsbereiche oder n- oder p-Kanal-Abtastverstärkerbereiche handelt, zwischen dem Eingabe/Ausgabe-Torsteuerungsbereich und einem benachbarten Speicherblock enthält, so dass die Speicherblöcke, der Eingabe/Ausgabe-Torsteuerungsbereich und die Schaltkreisblöcke in einer Spaltenrichtung ausgerichtet und in einer Zeilenrichtung nebeneinander angeordnet sind, und – einer Mehrzahl von Paaren von Eingabe/Ausgabe-Leitungen (IOi, /IOi, IOj, /IOj, IOk, /IOk, IOl, /IOl), die in Spaltenrichtung im Abtastverstärkerbereich verlaufen und im Eingabe/Ausgabe-Torsteuerungsbereich mit in der Zeilenrichtung verlaufenden Bitleitungen (BL0, /BL0, BL1, /BL1, ...) verbunden sind, wobei – wenigstens eine erste der Eingabe/Ausgabe-Leitungen (IOi, /IOi, IOj, /IOj, IOk, /IOk, IOl, /IOl) in einem ersten Abschnitt im Eingabe/Ausgabe-Torsteuerungsbereich und in einem zweiten Abschnitt über einem Schaltkreisblock (80, 90) im Schaltkreisblockbereich (50 bis 90) verläuft, wobei der erste und zweite Abschnitt in einem Schnittstellenbereich (200) durch einen Verbindungsabschnitt miteinander verbunden sind und wenigstens eine zweite der Eingabe/Ausgabe-Leitungen im Eingabe/Ausgabe-Torsteuerungsbereich einen ersten Abschnitt aufweist, der in Zeilenrichtung neben dem zweiten Abschnitt der ersten Eingabe/Ausgabe-Leitung liegt.
Halbleiterspeicherbauelement nach Anspruch 1, weiter dadurch gekennzeichnet, dass jeder Speicherblock in wenigstens zwei Teile unterteilt ist, zwischen denen sich der Schnittstellenbereich (200) ausdehnt, wobei eine erste Gruppe von ersten Eingabe/Ausgabe-Leitungen (IOi, /IOi, IOj, /IOj) jeweils in dem ersten Abschnitt auf der einen Seite des Schnittstellenbereichs im Eingabe/Ausgabe-Torsteuerungsbereich und in dem zweiten Abschnitt, der mit dem zugehörigen ersten Abschnitt jeweils über den Verbindungsabschnitt im Schnittstellenbereich verbunden ist, auf der anderen Seite des Schnittstellenbereichs im Schaltkreisblockbereich des Abtastverstärkerbereichs verläuft.
Halbleiterspeicherbauelement nach Anspruch 2, weiter dadurch gekennzeichnet, dass eine zweite Gruppe von zweiten Eingabe/Ausgabe-Leitungen (IOk, /IOk, IOl, /IOl) jeweils den ersten Abschnitt in fluchtender Verlängerung zu den ersten Abschnitten der ersten Gruppe von Eingabe/Ausgabe-Leitungen und auf der gleichen Länge in Spaltenrichtung wie die zweiten Abschnitte der ersten Gruppe aufweist.
Halbleiterspeicherbauelement nach Anspruch 3, weiter dadurch gekennzeichnet, dass die zweite Gruppe der Eingabe/Ausgabe-Leitungen (IOk, /IOk, IOl, /IOl) zweite Abschnitte aufweisen, die in fluchtender Verlängerung der zweiten Abschnitte der ersten Gruppe und über die gleiche Länge in Spaltenrichtung wie die ersten Abschnitte der ersten Gruppe verlaufen, wobei der zweite Abschnitt der jeweiligen Eingabe/Ausgabe-Leitung der zweiten Gruppe mit dem zugehörigen ersten Abschnitt durch einen Verbindungsabschnitt im Schnittstellenbereich verbunden ist.
Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass der jeweilige Verbindungsabschnitt einen elektrisch leitfähigen Schichtstreifen beinhaltet, der sich senkrecht zu den beiden durch ihn verbundenen Eingabe/Ausgabe-Leitungsabschnitten erstreckt.
Halbleiterspeicherbauelement nach einem der Ansprüche 1 bis 5, weiter dadurch gekennzeichnet, dass der jeweilige Verbindungsabschnitt einen elektrisch leitfähigen Schichtstreifen beinhaltet, der aus der gleichen Schicht gebildet ist wie die ersten und zweiten Abschnitte der Eingabe/Ausgabe-Leitungen oder aus einer davon verschiedenen Schicht eines Schichtaufbaus des Halbleiterspeicherbauelements.