KR20010068826A - 향상된 입/출력 라인 구조를 갖는 반도체 메모리 장치 - Google Patents

향상된 입/출력 라인 구조를 갖는 반도체 메모리 장치 Download PDF

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Abstract

여기에 개시되는 본 발명의 반도체 메모리 장치에 따르면, 인접한 메모리 블록들 사이에 적어도 2개의 입출력 라인 쌍들이 배열되는 경우, 제 1 입출력 라인 쌍의 일부분은 감지 증폭기 블록의 입출력 게이트 영역에 배치되고 그것의 다른 부분은 인터페이스 영역을 통해 입출력 게이트 영역을 제외한 감지 증폭기 블록에 배치된다. 그리고, 제 2 입출력 라인 쌍은 입출력 게이트 영역에 배치되도록 제 1 입출력 라인 쌍과 동일한 선상에 일렬로 배치된다. 이러한 입출력 라인 구조에 의하면, 입출력 라인 쌍들을 입출력 게이트 영역 내에 병렬로 배치하는 종래 기술의 입출력 라인 구조와 비교하여 볼 때, 입출력 라인 쌍들에 의해서 점유되는 입출력 게이트 영역의 폭을 절반으로 줄일 수 있다.

Description

향상된 입/출력 라인 구조를 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE HAVING IMPROVED INPUT/OUTPUT LINE STRUCTURE}
본 발명의 반도체 메모리 장치들에 관한 것으로서, 구체적으로 반복적인 패턴으로 배열되는 감지 증폭기 블록에 의해 점유되는 면적을 줄일 수 있는 향상된 멀티 입출력 라인 구조를 갖는 반도체 메모리 장치에 관한 것이다.
도 1은 일반적인 반도체 메모리 장치의 128M 칩 구조를 개략적으로 보여준다. 도 1에 있어서, 반도체 메모리 장치는 반도체 칩 (1)에 형성되며, 4개의 뱅크들 (BANK1, BANK2, BANK3, BANK4)을 포함한다. 뱅크들 (BANK1∼BANK4) 각각은 32M의 저장 용량을 갖는다. 반도체 칩 (1)의 중앙 부분에는 (뱅크들 (BANK1, BANK3) 그리고 뱅크들 (BANK2, BANK4) 사이에 위치한 영역), 프리 디코더들, 입력 버퍼들, 출력 버퍼들, 등이 제공되는 주변 회로 영역이 배열되어 있다.
상기 뱅크들 (BANK1∼BANK4) 중 뱅크 (BANK1)의 어레이 구조를 보여주는 블록도가 도 2에 도시되어 있다. 도 2에 도시된 뱅크 (BANK1)는 32M 어레이 (10), 행 디코더 (20) 및 열 디코더 (30)를 포함한다. 32M 어레이 (10)를 구성하기 위해서는8K (K=210) 워드 라인들과 4K 비트 라인 쌍들이 요구된다. 상기 32M 어레이 (10)는 열 방향으로 배열된 16개의 메모리 블록들 (40)로 구분되며, 각 메모리 블록 (40)은 2M의 저장 용량을 갖는다. 그러므로, 상기 메모리 블록들 (40) 각각에는 512 워드 라인들과 4K 비트 라인 쌍들이 배열된다. 도면에 도시된 바와 같이, 열 디코더 (30)에 연결된 1K(1024)개의 열 선택 라인들 (CSL0∼CSL1023)이 메모리 블록들 (40)을 통해 배열된다. 하나의 열 선택 라인은 4개의 비트 라인 쌍들에 대응한다.
만약 리프레시 사이클이 4K에 대응하면, 2개의 워드 라인들이 선택된 뱅크에서 활성화된다. 예컨대, 메모리 블록들 (MB0∼MB7) 중 하나의 메모리 블록 (예를 들면, MB1)과 메모리 블록들 (MB8∼MB15) 중 하나의 메모리 블록 (예를 들면, MB9)이 행 디코더 (20)에 의해서 선택된다. 그리고, 상기 선택된 메모리 블록들 (MB1, MB9) 각각에 대응하는 워드 라인들 중 하나의 워드 라인이 선택된다. 즉, 하나의 뱅크가 선택될 때, 2개의 워드 라인들이 선택된다. 이때, 상기 선택된 뱅크의 다른 메모리 블록들은 비선택된다.
도 2에서 점선으로 표시된 부분 (A)의 상세 구성을 보여주는 도 3을 참조하면, 메모리 블록들 (MB0, MB1) 사이에는 감지 증폭기 블록 (SABLK0)이 배열되고 메모리 블록들 (MB1, MB2) 사이에는 감지 증폭기 블록 (SABLK1)이 배열된다. 즉, 2개의 인접한 메모리 블록들 사이에는 감지 증폭기 블록이 배열된다. 감지 증폭기 블록 (SABLK0)은 2개의 비트 라인 절연 영역들 (50, 60), 비트 라인 프리챠지 및 등화 영역 (70), P-채널 감지 증폭 영역 (80), N-채널 감지 증폭 영역 (90) 그리고입출력 게이트 영역 (100)을 포함한다. 상기 비트 라인 절연 영역들 (50, 60), 비트 라인 프리챠지 및 등화 영역 (70) 및 감지 증폭 영역들 (80, 90)에 제공되는 구성 요소들의 예가 USP No. 5,761,123에 "SENSE AMPLIFIER CIRCUIR OF A NONVOLATILE SEMICONDUCTOR MEMORY DEVIVCE"라는 제목으로 상세히 게재되어 있으며, 레퍼런스로 포함된다.
상기 입출력 게이트 영역 (100)에는 4 쌍의 입출력 라인들 (IOi, /IOi, IOj, /IOj, IOk, /IOk, IOl, /IOl)이 비트 라인 방향과 직교하도록 배열되며, 상기 입출력 게이트 영역 (100)은 대응하는 비트 라인 쌍들을 대응하는 입출력 라인 쌍들에 전기적으로 연결하는 열 선택 게이트들 (즉, 대응하는 비트 라인에 연결된 소오스/드레인 및 대응하는 입출력 라인에 연결된 드레인/소오스를 갖는 NMOS 트랜지스터들) (GT)로 구성된다 (도 4의 참조). 예를 들면, 메모리 블록 (MB1)의 행들 중 하나가 행 디코더 (20)에 의해서 선택되고 열 선택 라인 (예를 들면, CSL0)이 열 디코더 (30)에 의해서 선택될 때, 비트 라인 쌍 (BL0, /BL0)은 대응하는 열 선택 게이트 (GT) (CSL0에 연결됨)를 통해 메모리 블록 (MB1)의 좌측에 배열된 입출력 라인 쌍들 (IOi, /IOi)에 연결되고, 비트 라인 쌍 (BL2, /BL2)은 대응하는 열 선택 게이트 (GT) (CSL0에 연결됨)를 통해 메모리 블록 (MB1)의 좌측에 배열된 입출력 라인 쌍들 (IOj, /IOj)에 연결된다. 이와 동시에, 비트 라인 쌍 (BL1, /BL1)은 대응하는 열 선택 게이트 (GT) (CSL0에 연결됨)를 통해 메모리 블록 (MB1)의 우측에 배열된 입출력 라인 쌍들 (IOi, /IOi)에 연결되고, 비트 라인 쌍 (BL3, /BL3)은 대응하는 열 선택 게이트 (GT) (CSL0에 연결됨)를 통해 메모리 블록 (MB1)의 우측에배열된 입출력 라인 쌍들 (IOj, /IOj)에 연결된다.
요약하면, 하나의 열 선택 라인이 선택될 때, 4개의 비트 라인 쌍들이 메모리 블록 (MB1)의 양측에 배열된 4개의 입출력 라인 쌍들에 연결된다. 앞서 설명된 바와 같이, 뱅크 (BANK1)가 선택될 때 2개의 워드 라인들이 활성화되기 때문에, 2개의 메모리 블록들 각각의 양측에 배열된 4개의 입출력 라인 쌍들로 4-비트 데이터가 전달되며, 그 결과 총 8-비트 데이터가 선택된 뱅크로부터 읽혀진다. 이러한 내용으로부 알 수 있듯이, DRAM 장치는 ×8의 비트 구조로 동작한다.
만약 2개의 열 선택 라인들 (예를 들면, CSL0, CSL512)이 동시에 선택되면, 메모리 블록 (MB1)으로부터 8-비트 데이터가 대응하는 감지 증폭기 블록들에 의해서 읽혀진다. 좀 더 구체적으로 설명하면, 열 선택 라인 (CSL0)이 선택될 때, 4 쌍의 비트 라인들 (BL0, /BL0, BL1, /BL1, BL2, /BL2, BL3, /BL3)은 앞서 설명된 것과 동일한 방법으로 메모리 블록 (MB1) 양측에 배열된 대응하는 쌍들의 입출력 라인들 (IOi, /IOi, IOj, /IOj)에 연결된다. 마찬가지로, 비트 라인 쌍 (BL2048, /BL2048)은 대응하는 열 선택 게이트 (GT) (CSL512에 연결됨)를 통해 메모리 블록 (MB1)의 좌측에 배열된 입출력 라인 쌍들 (IOk, /IOk)에 연결되고, 비트 라인 쌍 (BL2050, /BL2050)은 대응하는 열 선택 게이트 (GT) (CSL512에 연결됨)를 통해 메모리 블록 (MB1)의 좌측에 배열된 입출력 라인 쌍들 (IOl, /IOl)에 연결된다. 이와 동시에, 비트 라인 쌍 (BL2049, /BL2049)은 대응하는 열 선택 게이트 (GT) (CSL512에 연결됨)를 통해 메모리 블록 (MB1)의 우측에 배열된 입출력 라인 쌍들 (IOk, /IOk)에 연결되고, 비트 라인 쌍 (BL2051, /BL2051)은 대응하는 열 선택 게이트(GT) (CSL512에 연결됨)를 통해 메모리 블록 (MB1)의 우측에 배열된 입출력 라인 쌍들 (IOl, /IOl)에 연결된다.
요약하면, 2개의 열 선택 라인들이 동시에 선택될 때, 8개의 비트 라인 쌍들이 메모리 블록 (MB1)의 양측에 배열된 8개의 입출력 라인 쌍들에 각각 연결된다. 앞서 설명된 바와 같이, 뱅크 (BANK1)가 선택될 때 2개의 워드 라인들이 활성화되기 때문에, 2개의 선택된 메모리 블록들 각각의 양측에 배열된 8개의 입출력 라인 쌍들로 8-비트 데이터가 전달되며, 그 결과 총 16-비트 데이터가 선택된 뱅크로부터 읽혀진다. 이러한 내용으로부 알 수 있듯이, DRAM 장치는 ×16의 비트 구조로 동작한다.
앞서 설명된 입출력 라인 구조에 따르면, 도 3의 DRAM은 열 선택 라인의 활성화 방법에 따라 ×8의 비트 구조 및 ×16의 비트 구조 중 어느 하나로 동작한다. 게다가, DRAM이 추가적인 열 어드레스를 이용하여 입출력 라인 쌍들을 멀티플렉싱함으로써 ×4의 비트 구조로도 구현될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비록 도면에는 도시되지 않았지만, 다른 열 선택 라인들에 관련된 열 선택 게이트들 및 비트 라인 쌍들 역시 앞서 설명된 것과 동일한 방법으로 배열된다.
도 4를 참조하면, 인접한 메모리 블록들 사이에 배열된 감지 증폭기 블록의 입출력 게이트 영역에 배열되는 입출력 라인 쌍들과 입출력 게이트들의 레이 아웃이 도시되어 있다. 도 4에서, 참조 번호 (101)은 N+액티브 영역을 나타내며, 참조번호 (102)는 폴리실리콘으로 형성된 게이트 라인을 나타낸다. 그리고, 도면에서 "■"는 비트 라인과 액티브 영역을 전기적으로 연결하는 콘택을 나타내며, 도면에서 "□"는 액티브 영역과 입출력 라인 (메탈 또는 다른 도전 물질로 형성됨)을 전기적으로 연결하는 콘택을 나타낸다. 각 액티브 영역 (101)에 형성되는 NMOS 트랜지스터는 대응하는 비트 라인과 대응하는 입출력 라인을 연결한다. 입출력 게이트 영역의 폭 (L)은 그것에 배치되는 입출력 라인들에 의해서 결정되며, 그렇게 결정된 입출력 게이트 영역에 입출력 게이트로서 동작하는 NMOS 트랜지스터들이 도면에 도시된 바와 같이 형성된다.
점차적으로 전자 장치들이 소형화됨에 따라, 전자 장치들에 사용되는 메모리 장치들 역시 소형화되어야 한다. 뿐만 아니라, 제조 단가를 낮추기 위해서는 칩 사이즈를 줄여야 한다. DRAM이 형성되는 칩의 사이즈를 줄이기 위한 한 가지 방법은 반복적인 패턴을 갖는 감지 증폭기 블록에 의해서 점유되는 면적을 줄이는 것이다. 특히, 감지 증폭기 블록에 의한 점유 면적을 줄이기 위한 본 발명은 입출력 라인 구조를 개선하는 데 있다.
본 발명의 목적은 칩 사이즈를 줄일 수 있는 향상된 멀티 입출력 라인 구조를 갖는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 입출력 라인 로딩을 줄일 수 있는 향상된 멀티 입출력 라인 구조를 갖는 반도체 메모리 장치를 제공하는 것이다.
도 1은 종래 기술에 따른 반도체 메모리 장치의 칩 레이 아웃을 개략적으로 보여주는 블록도;
도 2는 도 1에 도시된 뱅크들 중 어느 하나의 뱅크 구조를 개략적으로 보여주는 블록도;
도 3은 도 2의 점선 부분으로 표시된 메모리 블록들 및 감지 증폭기 블록들을 보여주는 블록도;
도 4는 도 3의 인접한 메모리 블록들 사이에 배열된 감지 증폭기 블록의 입출력 게이트 영역에 배열되는 입출력 라인 쌍들과 입출력 게이트들의 레이 아웃을 보여주는 도면;
도 5는 본 발명에 따른 향상된 입출력 라인 구조를 보여주는 블록도;
도 6a 및 도 6b는 본 발명의 바람직한 실시예에 따른 향상된 입출력 라인 구조를 보여주는 평면도들; 그리고
도 7은 본 발명의 다른 실시예에 따른 향상된 입출력 라인 구조를 보여주는 평면도이다.
*도면의 주요 부분에 대한 부호의 설명*
1 : 칩 10 : 어레이
20 : 행 디코더 30 : 열 디코더
40 : 메모리 블록 50, 60 : 비트 라인 절연 영역
70 : 비트 라인 프리챠지 및 등화 영역 80, 90 : 감지 증폭기 영역
100 : 입출력 게이트 영역 200 : 인터페이스 영역
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 의하면, 반도체 메모리 장치는 뱅크들을 포함하며, 각 뱅크는 복수 개의 메모리 블록들로 구성된다. 각 메모리 블록은 열 방향으로 배열된 복수 개의 비트 라인 쌍들 포함한다. 상기 메모리 블록들 중 2개의 인접한 메모리 블록들 사이에는 감지 증폭기 블록이 위치하며, 감지 증폭기 블록들 각각에는 적어도 2개의 입출력 라인 쌍들이 배치된다. 상기 각 감지 증폭기 블록은 대응하는 메모리 블록들 사이에 배열된 입출력 라인 쌍들을 상기 대응하는 메모리 블록들 각각에 배열된 대응하는 비트 라인 쌍들에 연결하기 위한 열 선택 게이트들의 입출력 게이트 영역을 포함한다. 본 발명의 반도체 메모리 장치에 따르면, 상기 입출력 라인 쌍들 중 제 1 입출력 라인 쌍은 대응하는 메모리 블록들 각각에 배열된 제 1 그룹의 비트 라인 쌍들에 연결되고 상기 입출력 라인 쌍들 중 제 2 입출력 라인 쌍은 상기 대응하는 메모리 블록들 각각에 배열된 제 2 그룹의 비트 라인 쌍들에 연결된다. 그리고, 상기 제 1 입출력 라인 쌍의 일부분은 대응하는 감지 증폭기 블록의 입출력 게이트 영역에 배열되고 나머지 부분은 인터페이스 영역을 통해 상기 입출력 게이트 영역을 제외한 상기 대응하는 감지 증폭기 블록에 배열되어 있되, 상기 제 1 입출력 라인 쌍의 일부분은 상기 입출력 게이트 영역에 배열된 상기 제 2 입출력 라인 쌍과 동일한 선을 따라 배열된다.
본 발명의 따른 특징에 의하면, 반도체 메모리 장치에는 열 방향으로 배열된 복수 개의 비트 라인 쌍들 포함하는 복수 개의 메모리 블록들, 2개의 인접한 메모리 블록들 사이에 각각 배열된 복수 개의 감지 증폭기 블록들, 그리고 상기 감지 증폭기 블록들 각각에 배열된 적어도 제 1, 제 2, 제 3 그리고 제 4 입출력 라인쌍들이 제공된다. 상기 각 감지 증폭기 블록은 대응하는 메모리 블록들 사이에 배열된 입출력 라인 쌍들을 상기 대응하는 메모리 블록들 각각에 배열된 대응하는 비트 라인 쌍들에 연결하기 위한 열 선택 게이트들의 입출력 게이트 영역을 포함한다. 그리고, 제 1 및 제 2 입출력 라인 쌍들은 대응하는 메모리 블록들 각각에 배열된 제 1 그룹의 비트 라인 쌍들에 연결되고 제 3 및 제 4 입출력 라인 쌍들은 상기 대응하는 메모리 블록들 각각에 배열된 제 2 그룹의 비트 라인 쌍들에 연결된다. 이러한 배열 하에서, 상기 제 1 및 제 2 입출력 라인 쌍들의 일부분은 대응하는 감지 증폭기 블록의 입출력 게이트 영역에 배열되고 나머지 부분은 인터페이스 영역을 통해 상기 입출력 게이트 영역을 제외한 상기 대응하는 감지 증폭기 블록에 배열되어 있고, 그리고 상기 제 3 및 제 4 입출력 라인 쌍들의 일부분은 대응하는 감지 증폭기 블록의 입출력 게이트 영역에 배열되고 나머지 부분은 인터페이스 영역을 통해 상기 입출력 게이트 영역을 제외한 상기 대응하는 감지 증폭기 블록에 배열되어 있다.
이러한 입출력 라인 구조에 의하면, 입출력 라인의 일부분이 입출력 게이트 영역을 제외한 감지 증폭기 블록 내에 배치되며, 그 결과 입출력 라인들이 배치되는 입출력 게이트 영역의 폭이 줄어든다.
이하 본 발명의 바람직할 실시예들이 참조도면들에 의거하여 상세히 설명된다.
본 발명의 입출력 라인 구조에 따르면, 인접한 메모리 블록들 사이에 적어도 2개의 입출력 라인 쌍들이 배열되는 경우, 제 1 입출력 라인 쌍의 일부분은 감지증폭기 블록의 입출력 게이트 영역에 배치되고 그것의 다른 부분은 인터페이스 영역을 통해 입출력 게이트 영역을 제외한 감지 증폭기 블록에 배치된다. 그리고, 제 2 입출력 라인 쌍은 입출력 게이트 영역에 배치되도록 제 1 입출력 라인 쌍과 동일한 선상에 일렬로 배치된다. 이러한 입출력 라인 구조에 의하면, 입출력 라인 쌍들을 입출력 게이트 영역 내에 병렬로 배치하는 종래 기술의 입출력 라인 구조와 비교하여 볼 때, 입출력 라인 쌍들에 의해서 점유되는 입출력 게이트 영역의 폭을 절반으로 줄일 수 있다.
본 발명에 따른 DRAM 장치가 블록도 형태로 도 5에 도시되어 있고, 인접한 메모리 블록들 사이에 배열된 감지 증폭기 블록의 입출력 게이트 영역에 배열되는 입출력 라인 쌍들과 입출력 게이트들의 레이 아웃이 도 6에 도시되어 있다. 도 5 및 도 6에 있어서, 도 3 및 도 4의 구성 요소들과 동일한 구성 요소들은 동일한 참조 번호들로 표기되며, 그것에 대한 설명은 그러므로 생략된다.
본 발명에 따른 DRAM 장치는 ×8의 비트 구조 뿐만 아니라 ×16의 비트 구조를 지원한다. 이는 메모리 블록의 좌측에 4개의 입출력 라인 쌍들이 배치되고 그것의 우측에 4개의 입출력 라인 쌍들이 배치됨을 의미한다. 앞서 설명된 바와 같이, 인접한 2개의 메모리 블록들 사이에 배치된 4개의 입출력 라인 쌍들 중 2개의 입출력 라인 쌍들 (IOi, /IOi, IOj, /IOj)은 열 선택 라인들 (CSL0∼CSL511)에 의해서 선택되는 열 선택 게이트들 (GT)를 통해 제 1 그룹의 비트 라인 쌍들 (BL0, /BL0)∼(BL2047, /BL2047)에 연결되며, 다른 입출력 라인 쌍들 (IOk, /IOk, IOl, /IOl)은 나머지 열 선택 라인들 (CSL512∼CSL1023)에 의해서 선택되는 열 선택 게이트들(GT)를 통해 제 2 그룹의 비트 라인 쌍들 (BL2048, /BL2048)∼(BL4095, /BL4095)에 연결된다. 멀티 입출력 구조를 지원하는 DRAM 장치에 따르면, 제 1 그룹의 비트 라인 쌍들 (BL0, /BL0)∼(BL2047, /BL2047)은 입출력 라인 쌍들 (IOk, /IOk, IOl, /IOl) (이하, "제 2 그룹의 입출력 라인 쌍들"이라 칭함)에 연결되지 않는다. 마찬가지로, 제 2 그룹의 비트라인 쌍들 (BL2048, /BL2048)∼(BL4095, /BL4095)은 입출력 라인 쌍들 (IOi, /IOi, IOj, /IOj) (이하, "제 1 그룹의 입출력 라인 쌍들"이라 칭함)과 연결되지 않는다.
계속해서 도 5를 참조하면, 제 1 그룹의 입출력 라인 쌍들 (IOi, /IOi, IOj, /IOj)의 일부분은 입출력 게이트 영역 (100) 내에서 제 2 그룹의 입출력 라인 쌍들 (IOk, /IOk, IOl, /IOl)과 동일한 선상에 배치되어 있다. 다시말해서, 제 1 그룹의 입출력 라인 쌍들 (IOi, /IOi, IOj, /IOj)의 일부분과 제 2 그룹의 입출력 라인 쌍들 (IOk, /IOk, IOl, /IOl)은 서로 전기적으로 연결되지 않도록 동일한 선을 따라 일렬로 배치되어 있다. 그리고, 상기 제 1 그룹의 입출력 라인 쌍들 (IOi, /IOi, IOj, /IOj)의 다른 부분은, 도면에 도시된 바와 같이, 인터페이스 영역 (200)을 통해 입출력 게이트 영역 (100)을 제외한 감지 증폭기 블록 (SABLK) 내에 배열된다. 도 5에서 알 수 있듯이, 제 2 그룹의 입출력 라인 쌍들 (IOk, /IOk, IOl, /IOl)은 제 2 그룹의 비트 라인 쌍들 (BL2048, /BL2048)∼(BL4095, /BL4095)이 배열되는 영역 내에 배치되는 반면에 제 1 그룹의 비트 라인 쌍들 (BL0, /BL0)∼(BL2047, /BL2047)이 배열되는 영역에는 배치되지 않는다.
메모리 블록 (MB1)의 행들 중 하나가 선택되고 열 선택 라인 (예를 들면,CSL0)이 선택될 때, 비트 라인 쌍 (BL0, /BL0)은 대응하는 열 선택 게이트 (GT) (CSL0에 연결됨)를 통해 메모리 블록 (MB1)의 좌측에 배열된 입출력 라인 쌍들 (IOi, /IOi)에 연결되고, 비트 라인 쌍 (BL2, /BL2)은 대응하는 열 선택 게이트 (GT) (CSL0에 연결됨)를 통해 메모리 블록 (MB1)의 좌측에 배열된 입출력 라인 쌍들 (IOj, /IOj)에 연결된다. 이와 동시에, 비트 라인 쌍 (BL1, /BL1)은 대응하는 열 선택 게이트 (GT) (CSL0에 연결됨)를 통해 메모리 블록 (MB1)의 우측에 배열된 입출력 라인 쌍들 (IOi, /IOi)에 연결되고, 비트 라인 쌍 (BL3, /BL3)은 대응하는 열 선택 게이트 (GT) (CSL0에 연결됨)를 통해 메모리 블록 (MB1)의 우측에 배열된 입출력 라인 쌍들 (IOj, /IOj)에 연결된다.
요약하면, 하나의 열 선택 라인이 선택될 때, 4개의 비트 라인 쌍들이 메모리 블록 (MB1)의 양측에 배열된 4개의 입출력 라인 쌍들에 연결된다. 앞서 설명된 바와 같이, 뱅크 (BANK1)가 선택될 때 2개의 워드 라인들이 활성화되기 때문에, 2개의 메모리 블록들 각각의 양측에 배열된 4개의 입출력 라인 쌍들로 4-비트 데이터가 전달되며, 그 결과 총 8-비트 데이터가 선택된 뱅크로부터 읽혀진다. 이러한 내용으로부 알 수 있듯이, DRAM 장치는 ×8의 비트 구조로 동작한다.
만약 2개의 열 선택 라인들 (예를 들면, CSL0, CSL512)이 동시에 선택되면, 메모리 블록 (MB1)으로부터 8-비트 데이터가 대응하는 감지 증폭기 블록들에 의해서 읽혀진다. 좀 더 구체적으로 설명하면, 열 선택 라인 (CSL0)이 선택될 때, 4 쌍의 비트 라인들 (BL0, /BL0, BL1, /BL1, BL2, /BL2, BL3, /BL3)은 앞서 설명된 것과 동일한 방법으로 메모리 블록 (MB1) 양측에 배열된 대응하는 쌍들의 입출력 라인들 (IOi, /IOi, IOj, /IOj, IOk, /IOk, IOl, /IOl)에 연결된다. 마찬가지로, 비트 라인 쌍 (BL2048, /BL2048)은 대응하는 열 선택 게이트 (GT) (CSL512에 연결됨)를 통해 메모리 블록 (MB1)의 좌측에 배열된 입출력 라인 쌍들 (IOk, /IOk)에 연결되고, 비트 라인 쌍 (BL2050, /BL2050)은 대응하는 열 선택 게이트 (GT) (CSL512에 연결됨)를 통해 메모리 블록 (MB1)의 좌측에 배열된 입출력 라인 쌍들 (IOl, /IOl)에 연결된다. 이와 동시에, 비트 라인 쌍 (BL2049, /BL2049)은 대응하는 열 선택 게이트 (GT) (CSL512에 연결됨)를 통해 메모리 블록 (MB1)의 우측에 배열된 입출력 라인 쌍들 (IOk, /IOk)에 연결되고, 비트 라인 쌍 (BL2051, /BL2051)은 대응하는 열 선택 게이트 (GT) (CSL512에 연결됨)를 통해 메모리 블록 (MB1)의 우측에 배열된 입출력 라인 쌍들 (IOl, /IOl)에 연결된다.
요약하면, 2개의 열 선택 라인들이 동시에 선택될 때, 8개의 비트 라인 쌍들이 메모리 블록 (MB1)의 양측에 배열된 8개의 입출력 라인 쌍들에 각각 연결된다. 앞서 설명된 바와 같이, 뱅크 (BANK1)가 선택될 때 2개의 워드 라인들이 활성화되기 때문에, 2개의 선택된 메모리 블록들 각각의 양측에 배열된 8개의 입출력 라인 쌍들로 8-비트 데이터가 전달되며, 그 결과 총 16-비트 데이터가 선택된 뱅크로부터 읽혀진다. 이러한 내용으로부 알 수 있듯이, DRAM 장치는 ×16의 비트 구조로 동작한다.
본 발명의 입출력 라인 구조에 따른 입출력 라인과 비트 라인의 연결 동작이 종래 기술의 입출력 라인 구조와 동일하게 수행됨을 알 수 있다. 그리고, 입출력 라인 쌍들을 입출력 게이트 영역 내에 병렬로 배치하는 종래 기술의 입출력 라인구조와 비교하여 볼 때, 입출력 라인 쌍들에 의해서 점유되는 입출력 게이트 영역의 폭을 절반으로 줄일 수 있다.
여기서, 입출력 게이트 영역 (100)을 제외한 감지 증폭기 블록 (SABLK) 내에서 제 2 그룹의 입출력 라인 쌍들 (IOk, /IOk, IOl, /IOl)과 병렬로 배열된 제 1 그룹의 입출력 라인 쌍들 (IOi, /IOi, IOj, /IOj)은 감지 증폭기 블록 (SABLK)의 특정 영역이 아니라, 동일한 층에 배열된 신호 라인들이 배열되지 않는, 감지 증폭기 블록의 여분의 영역에 자유롭게 배치될 수 있다.
도 6a 및 도 6b는 본 발명의 바람직한 실시예에 따른 입출력 라인 구조를 보여주는 도면들이다. 도 6a 및 도 6b에서, 참조 번호 (101)은 N+액티브 영역을 나타내며, 참조 번호 (102)는 폴리실리콘으로 형성된 게이트 라인을 나타낸다. 그리고, 도면에서 "■"는 비트 라인과 액티브 영역을 전기적으로 연결하는 콘택을 나타내며, 도면에서 "□"는 액티브 영역과 입출력 라인 (메탈 또는 다른 도전 물질로 형성됨)을 전기적으로 연결하는 콘택을 나타낸다. 각 액티브 영역 (101)에 형성되는 NMOS 트랜지스터는 대응하는 비트 라인과 대응하는 입출력 라인을 연결한다. 도 6b에서 ""는 제 1 메탈층에 배열되는 입출력 라인과 제 2 메탈층에 배열된 도전 라인을 전기적으로 연결하는 콘택을 나타낸다.
도 6a에 도시된 바와 같이, 입출력 게이트 영역 (100)에 배치된 제 1 그룹의 입출력 라인 쌍들 (IOi, /IOi, IOj, /IOj)의 일부분 (제 1 메탈층에 배치된다고 가정하자)과 감지 증폭기 블록에 배치된 제 1 그룹의 입출력 라인 쌍들 (IOi, /IOi,IOj, /IOj)의 다른 부분 (제 1 메탈층에 배치된다고 가정하자)은 인터페이스 영역 (200)을 통해 직접 연결될 수 있다. 이에 반해서, 도 6b를 참조하면, 입출력 게이트 영역 (100)에 배치된 제 1 그룹의 입출력 라인 쌍들 (IOi, /IOi, IOj, /IOj)의 일부분 (제 1 메탈층에 배치된다고 가정하자)과 감지 증폭기 블록에 배치된 제 1 그룹의 입출력 라인 쌍들 (IOi, /IOi, IOj, /IOj)의 다른 부분 (제 1 메탈층에 배치된다고 가정하자)은 인터페이스 여역 (200) 내에 배열된 제 2 메탈층 (또는 다른 도전층)을 이용하여 연결될 수 있다.
도 6a 및 도 6b에서 도시된 바와 같이, 본 발명에 따른 입출력 게이트 영역 (100)의 폭 (L')은 종래 기술과 비교하여 볼 때 절반으로 감소되었다.
여기서, 제 1 그룹의 입출력 라인 쌍들 (IOi, /IOi, IOj, /IOj)과 제 2 그룹의 입출력 라인 쌍들 (IOk, /IOk, IOl, /IOl)의 로딩을 동일하게 조정하기 위해서, 도 7에 도시된 바와 같이, 제 2 그룹의 입출력 라인 쌍들 (IOk, /IOk, IOl, /IOl)이 제 1 그룹의 입출력 라인 쌍들 (IOi, /IOi, IOj, /IOj)이 배열과 것과 동일하게 입출력 게이트 영역 (100)을 제외한 감지 증폭기 블록 내에 배열될 수 있다. 이때, 감지 증폭기 블록에 배치된 입출력 라인 부분과 입출력 게이트 영역에 배치된 입출력 라인 부분은, 앞서 설명된 바와 같이, 인터페이스 영역 (200)에 배열된 제 2 메탈층 (또는, 다른 도전층)을 이용하여 연결될 수 있다.
DRAM 장치가 ×8의 비트 구조만을 지원하는 경우 즉, 2개의 입출력 라인 쌍들이 인접한 메모리 블록들 사이에 배열되는 경우, 앞서 설명된 입출력 라인 구조를 이용함으로써 입출력 라인과 액티브 영역을 연결하는 콘택 수를 절반으로 줄일수 있다. 결과적으로, 입출력 라인들의 로딩을 감소시킴으로써 동작 속도가 향상될 수 있다.
상술한 바와 같이, 입출력 라인의 일부분을 입출력 게이트 영역을 제외한 감지 증폭기 블록 내에 배치함으로써 입출력 라인들이 배치되는 입출력 게이트 영역의 폭 (L', 도 6a, 도 6b, 그리고 도 7 참조)을 종래 기술과 비교하여 볼 때 절반으로 줄을 수 있으며, 감지 증폭기 블록에 의해서 점유되는 면적 역시 감소되기 때문에, 전반적인 칩 사이즈가 감소된다.

Claims (12)

  1. 열 방향으로 배열되며, 각각이 상기 열 방향으로 배열된 복수 개의 비트 라인 쌍들 포함하는 복수 개의 메모리 블록들과;
    2개의 인접한 메모리 블록들 사이에 각각 배열된 복수 개의 감지 증폭기 블록들 및;
    상기 감지 증폭기 블록들 각각에 배열된 적어도 2개의 입출력 라인 쌍들을 포함하며,
    상기 각 감지 증폭기 블록은 대응하는 메모리 블록들 사이에 배열된 입출력 라인 쌍들을 상기 대응하는 메모리 블록들 각각에 배열된 대응하는 비트 라인 쌍들에 연결하기 위한 열 선택 게이트들의 입출력 게이트 영역을 포함하고;
    제 1 입출력 라인 쌍은 대응하는 메모리 블록들 각각에 배열된 제 1 그룹의 비트 라인 쌍들에 연결되고 제 2 입출력 라인 쌍은 상기 대응하는 메모리 블록들 각각에 배열된 제 2 그룹의 비트 라인 쌍들에 연결되며; 그리고
    상기 제 1 입출력 라인 쌍의 일부분은 대응하는 감지 증폭기 블록의 입출력 게이트 영역에 배열되고 나머지 부분은 인터페이스 영역을 통해 상기 입출력 게이트 영역을 제외한 상기 대응하는 감지 증폭기 블록에 배열되는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 입출력 라인 쌍의 일부분은 상기 입출력 게이트 영역에 배열된 상기 제 2 입출력 라인 쌍과 동일한 선을 따라 배열되는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    대응하는 입출력 게이트 영역에 배열된 상기 제 1 입출력 라인 쌍의 일부분과 상기 입출력 게이트 영역을 제외한 대응하는 감지 증폭기 블록에 배열된 상기 제 1 입출력 라인 쌍의 나머지 부분은 상기 인터페이스 영역에 배열된 도전층에 의해서 연결되며, 상기 도전층은 상기 제 1 입출력 라인 쌍과 동일한 층에 배열되는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    대응하는 입출력 게이트 영역에 배열된 상기 제 1 입출력 라인 쌍의 일부분과 상기 입출력 게이트 영역을 제외한 대응하는 감지 증폭기 블록에 배열된 상기 제 1 입출력 라인 쌍의 나머지 부분은 상기 인터페이스 영역에 배열된 도전층에 의해서 연결되며, 상기 도전층은 상기 제 1 입출력 라인 쌍과 다른 층에 배열되는 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제 2 입출력 라인 쌍의 일부분은 대응하는 감지 증폭기 블록의 입출력 게이트 영역에 배열되고 나머지 부분은 인터페이스 영역을 통해 상기 입출력 게이트 영역을 제외한 상기 대응하는 감지 증폭기 블록에 배열되는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    대응하는 입출력 게이트 영역에 배열된 상기 제 2 입출력 라인 쌍의 일부분과 상기 입출력 게이트 영역을 제외한 대응하는 감지 증폭기 블록에 배열된 상기 제 2 입출력 라인 쌍의 나머지 부분은 상기 인터페이스 영역에 배열된 도전층에 의해서 연결되며, 상기 도전층은 상기 제 2 입출력 라인 쌍과 다른 층에 배열되는 반도체 메모리 장치.
  7. 열 방향으로 배열되며, 각각이 상기 열 방향으로 배열된 복수 개의 비트 라인 쌍들 포함하는 복수 개의 메모리 블록들과;
    2개의 인접한 메모리 블록들 사이에 각각 배열된 복수 개의 감지 증폭기 블록들 및;
    상기 감지 증폭기 블록들 각각에 배열된 적어도 제 1, 제 2, 제 3 그리고 제 4 입출력 라인 쌍들을 포함하되,
    상기 각 감지 증폭기 블록은 대응하는 메모리 블록들 사이에 배열된 입출력 라인 쌍들을 상기 대응하는 메모리 블록들 각각에 배열된 대응하는 비트 라인 쌍들에 연결하기 위한 열 선택 게이트들의 입출력 게이트 영역을 포함하고;
    제 1 및 제 2 입출력 라인 쌍들은 대응하는 메모리 블록들 각각에 배열된 제1 그룹의 비트 라인 쌍들에 연결되고 제 3 및 제 4 입출력 라인 쌍들은 상기 대응하는 메모리 블록들 각각에 배열된 제 2 그룹의 비트 라인 쌍들에 연결되며;
    상기 제 1 및 제 2 입출력 라인 쌍들의 일부분은 대응하는 감지 증폭기 블록의 입출력 게이트 영역에 배열되고 나머지 부분은 인터페이스 영역을 통해 상기 입출력 게이트 영역을 제외한 상기 대응하는 감지 증폭기 블록에 배열되어 있되, 상기 제 1 및 제 2 입출력 라인 쌍들의 일부분은 상기 입출력 게이트 영역에 배열된 상기 제 3 및 제 4 입출력 라인 쌍들과 동일한 선을 따라 배열되는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    대응하는 입출력 게이트 영역에 배열된 상기 제 1 및 제 2 입출력 라인 쌍들의 일부분과 상기 입출력 게이트 영역을 제외한 대응하는 감지 증폭기 블록에 배열된 상기 제 1 및 제 2 입출력 라인 쌍들의 나머지 부분은 상기 인터페이스 영역에 배열된 도전층에 의해서 연결되며, 상기 도전층은 상기 제 1 및 제 2 입출력 라인 쌍들과 동일한 층에 배열되는 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    대응하는 입출력 게이트 영역에 배열된 상기 제 1 및 제 2 입출력 라인 쌍들의 일부분과 상기 입출력 게이트 영역을 제외한 대응하는 감지 증폭기 블록에 배열된 상기 제 1 및 제 2 입출력 라인 쌍들의 나머지 부분은 상기 인터페이스 영역에배열된 도전층에 의해서 연결되며, 상기 도전층은 상기 제 1 및 제 2 입출력 라인 쌍들과 다른 층에 배열되는 반도체 메모리 장치.
  10. 열 방향으로 배열되며, 각각이 상기 열 방향으로 배열된 복수 개의 비트 라인 쌍들 포함하는 복수 개의 메모리 블록들과;
    2개의 인접한 메모리 블록들 사이에 각각 배열된 복수 개의 감지 증폭기 블록들 및;
    상기 감지 증폭기 블록들 각각에 배열된 적어도 제 1, 제 2, 제 3 그리고 제 4 입출력 라인 쌍들을 포함하되,
    상기 각 감지 증폭기 블록은 대응하는 메모리 블록들 사이에 배열된 입출력 라인 쌍들을 상기 대응하는 메모리 블록들 각각에 배열된 대응하는 비트 라인 쌍들에 연결하기 위한 열 선택 게이트들의 입출력 게이트 영역을 포함하고;
    제 1 및 제 2 입출력 라인 쌍들은 대응하는 메모리 블록들 각각에 배열된 제 1 그룹의 비트 라인 쌍들에 연결되고 제 3 및 제 4 입출력 라인 쌍들은 상기 대응하는 메모리 블록들 각각에 배열된 제 2 그룹의 비트 라인 쌍들에 연결되며;
    상기 제 1 및 제 2 입출력 라인 쌍들의 일부분은 대응하는 감지 증폭기 블록의 입출력 게이트 영역에 배열되고 나머지 부분은 인터페이스 영역을 통해 상기 입출력 게이트 영역을 제외한 상기 대응하는 감지 증폭기 블록에 배열되어 있고, 그리고 상기 제 3 및 제 4 입출력 라인 쌍들의 일부분은 대응하는 감지 증폭기 블록의 입출력 게이트 영역에 배열되고 나머지 부분은 인터페이스 영역을 통해 상기 입출력 게이트 영역을 제외한 상기 대응하는 감지 증폭기 블록에 배열되어 있되, 상기 제 1 및 제 2 입출력 라인 쌍들의 일부분은 상기 입출력 게이트 영역에 배열된 상기 제 3 및 제 4 입출력 라인 쌍들의 일부분과 동일한 선을 따라 배열되는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    대응하는 입출력 게이트 영역에 배열된 상기 제 1 및 제 2 입출력 라인 쌍들의 일부분과 상기 입출력 게이트 영역을 제외한 대응하는 감지 증폭기 블록에 배열된 상기 제 1 및 제 2 입출력 라인 쌍들의 나머지 부분은 상기 인터페이스 영역에 배열된 도전층에 의해서 연결되며, 상기 도전층은 상기 제 1 및 제 2 입출력 라인 쌍들과 다른 층에 배열되는 반도체 메모리 장치.
  12. 제 10 항에 있어서,
    대응하는 입출력 게이트 영역에 배열된 상기 제 3 및 제 4 입출력 라인 쌍들의 일부분과 상기 입출력 게이트 영역을 제외한 대응하는 감지 증폭기 블록에 배열된 상기 제 3 및 제 4 입출력 라인 쌍들의 나머지 부분은 상기 인터페이스 영역에 배열된 도전층에 의해서 연결되며, 상기 도전층은 상기 제 3 및 제 4 입출력 라인 쌍들과 다른 층에 배열되는 반도체 메모리 장치.
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