KR100244824B1 - 반도체집적회로장치 - Google Patents

반도체집적회로장치 Download PDF

Info

Publication number
KR100244824B1
KR100244824B1 KR1019970002816A KR19970002816A KR100244824B1 KR 100244824 B1 KR100244824 B1 KR 100244824B1 KR 1019970002816 A KR1019970002816 A KR 1019970002816A KR 19970002816 A KR19970002816 A KR 19970002816A KR 100244824 B1 KR100244824 B1 KR 100244824B1
Authority
KR
South Korea
Prior art keywords
input
wiring
buffers
input terminal
semiconductor integrated
Prior art date
Application number
KR1019970002816A
Other languages
English (en)
Other versions
KR970060520A (ko
Inventor
가츠시 나가바
Original Assignee
니시무로 타이죠
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시무로 타이죠, 가부시끼가이샤 도시바 filed Critical 니시무로 타이죠
Publication of KR970060520A publication Critical patent/KR970060520A/ko
Application granted granted Critical
Publication of KR100244824B1 publication Critical patent/KR100244824B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers

Abstract

[과제)]
트랜지스터의 구동능력을 증대하는 일없이 비트구성을 바꿀 수 있고, 또한 설계시의 부담을 증대하는 일없이 용이하게 제조가능한 반도체집적회로장치를 제공하는 것이다.
[해결수단]
입력패드(DQ0~FQ3)와 입력버퍼(DIB0~DIB3)는 배선(La 또 Lb)에 의해 접속되는 메모리셀 어레이를 × 4비트구성으로 하는 경우에는 배선(La)에 의해 입력패드(DQ0~DQ3)의 각 입력단이 각각 접속되며, ×1비트구성으로 하는 경우에는 배선(Lb)에 의해 입력패드(DQ0)와 입력버퍼(DIB0~DIB3)의 각 입력단이 접속된다. 입력버퍼(DIB0~DIB3)로부터 메모리셀 에레이의 구성은 ×4비트, ×1비트로 바뀌지 않기 때문에, 입력버퍼(DIB0~DIB3)에서의 트랜지스터의 구동능력의 증대를 억제할 수 있다.

Description

반도체집적회로장치
본 발명은, 예컨대 다이나믹 램(DRAM)이나 싱크로너즈(동기형) DRAM 등의 반도체집적회로장치에 관한 것이다.
도 7은 일반적으로 DRAM의 구성을 나타내고 있다. 복수의 메모리셀 어레이(1)중, 인접하는 메모리셀 어레이(1)의 상호간에는 워드선을 선택하는 행디코더(2)가 각각 설치되어 있다. 가 메모리셀 어레이(1)에는 비트선을 선택하는 열디코더(3) 및 입력데이터를 메모리셀에 기록하기 위한 라이트 드라이버, 메로리셀로부터 독출한 데이터를 출력하기 위한 리드 앰프로 이루어진 라이트 드라이버·리드 앰프군(4)이 배설되어 있다. 각 열디코더(3)의 상호간에는 제어회로군(5)이 배치되고, 상기 라이트 드라이버·리드 앰프군(4)에 따라 입력데이터 및 출력데이터를 전달하기 위한 입출력선(RWD)이 배치되어 있다. 이들 입출력선(RWD)에는 데이터를 입출력하기 위한 도시하지 않은 패드가 설치되어 있다,
도 8은 도 7의 일부를 구체적으로 나타낸 회로이다. 메모리셀 어레이(1)에 있어서,워드선(WL)은 종방향, 비트선(BL)은 횡방향으로 배치되고, 이들 워드선(WL)과 비트선(BL)의 교점에 도시하지 않은 메모리셀이 배치되어 있다. 워드선( WL)은 행디코더(2)에 의해 선택되고, 비트선( BL)은 열디코더(3)에 의해 선택된다. 비트선은 용량을 제어하기 위해 메모리셀 어레이(1)는 복수의 서브어레이(11)로 분할되어 있다. 각 서브어레이(11)내의 비트선(BL, /BL; / 는 반전신호를 나타냄)은 상기 열디코더(3)로부터 출력되는 열선택선호(CSL(A), CSL(A+1), …)에 의해 선택되고, 각 서브어레이마다 배치된 데이터선(DQ, /DQ)에 접속된다. 데이터선(DQ,, /DQ)은 상기 라이트 드라이버(DQWD), 리드 앰프(DQRA)를 매개로 상기 입출력선(RWDn으로 표기;n=0~3)에 접속되어 있다. 입출력선(RWDn)에는 데이터를 입력하기 위한 입력버퍼(DIB0~DIB3) 및 데이터를 출력하기 위한 출력버퍼(DOB0~DOB3)가 접속되고, 이들 입력버퍼(DIB0~DIB3), 출력버퍼(DIB0~DOB3)에는 패드(DQ0~DQ3)가 각각 접속되어 있다.
데이터의 기록시, 패드(DQ0~DQ3)를 매개로 입력버퍼(DIB0~DIB3)에 공급된 데이터는 입출력선(RWDn)을 매개로 상기 라이트 드라이버(DQWD)에 공급되고, 이 입출력선(RWDn)의 데이터는 라이트 드라이버(DQWD)를 매개로 데이터선(DQ, /DQ)으로 전송된다. 이 데이터선(DQ, /DQ)의 데이터는 선택된 메모리셀에 기록된다.
한편, 데이터의 독출시, 선택된 메모리셀로부터 독출된 신호는 데이터선(DQ, /DQ)을 매개로 리드 앰프(DQRA)에 공급된다. 이 리드 앰프(DQRA)로부터 출력되는 신호는 상기 입출력선(RWDN)으로 전송되고, 이 입출력선(RWDN)의 신호는 출력버퍼(DOB0~DOB3), 패드(DQ0~DQ3)를 매개로 출력된다.
그런데, 이 종류의 DRAM은 비트구성을 예컨대 ×1비트, ×4비트로 선택가능하게 되어 있다. 도 9, 도 10은 ×1비트, ×4비트구성을 1칩화한 경우의 구성을 나타내고 있다. 도 9, 도 10은 설명의 편의상, 패드(DQ0~DQ3)로 부터 메모리셀 어레이까지의 라이트 데이터버스만을 개략적으로 나타내고 있다.
도 9는 ×4비트구성의 라이트 데이터버스를 나타내고 있다. 이 경우, 각 입력버퍼(DIB0~DIB3)의 출력단 및 각 라이트 드라이버(DQWD)의 입력단은 대응하는 입출력선(RWDn)에 각각 접속되어 있다. 패드(DQ0~DQ3)에 입력된 4비트의 데이터는 입력버퍼(DIB0~DIB3)를 매개로 입출력선(RWDn)에 전달된다. 입출력선(RWDn)의 데이터는 라이트 드라이버(DQWD)를 매개로 소정의 어드레스(Add)에 의해 선택된 메로리셀에 공급된다.
도 10은 ×1비트구성의 라이트 데이터버스를 나타내고 있다. 이 경우, 각 입력버퍼(DIB0~DIB3)의 출력단은 대응하는 입출력선(RWDn)에 각각 접속되고, 각 라이트 드라이버( DQWD)의 입력단은 1개의 입출력선(RWD0)에 접속되어 있다. ×1비트구성시, 패드(DQ0)로부터 데이터를 입력하는 것으로 하면, 이 패드(DQ0)에 입력된 1비트의 데이터는 입력버퍼(RWD0)를 매개로 입출력선(RDW0)에 전달된다. 입출력선(RDW0)의 데이터는 각 라이트 드라이버(DQWD)를 매개로 소정의 어드레스(Add)에 의해 선택된 메모리셀에 공급된다.
이와 같이, 종래의 DRAM은 라이트 드라이버와 입출력선의 배선접속을 바꿈으로써, ×1비트, ×4비트구성을 1칩으로 하여 실현하고 있고, 이들을 배선옵션으로 복수의 비트구성을 1칩화하는 것이 일반적이다. 이 때문에, 통상 비트구성의 정수배의 입출력선이 존재하고, ×4비트구성의 경우 모든 라이트 드라이버를 입출력선에 균등하게 접속하며, 비트구성분의 입력버퍼로 라이트 드라이버를 구동한다. 또한, 1비트구성의 경우, 모든 라이트 드라이버를 1개의 입출력선에 접속하고, 1개의 입력버퍼로 구동하게 된다.
구체적으로 설명하면, 도 9, 도 10의 경우, 예컨대 16개의 라이트 드라이버가 입출력선(RWDn)에 접속되어 있는 것으로 가정하면, ×4비트구성의 경우, 각 입출력선에 4개씩 라이트 드라이버가 접속되기 때문에, 1개의 입력버퍼에 접속되는 라이트 드라이버의 수는 4개이다. 이에 반해, 비트구성을 ×4비트로부터 ×1비트로 변경하면, 1개의 입출력선에 16개의 라이트 드라이버가 접속되기 때문에 1개의 입력버퍼에 접속되는 라이트 드라이버의 수가 16배(4배)로 된다. 따라서, 입력버퍼의 구동능력이 ×4비트구성시의 그대로 인 경우, 구동능력이 저하하게 된다.
통상, ×1비트구성시는 입력버퍼의 구동능력을 ×4비트구성시로 맞추기 위해, 큰 구동능력을 필요로 한다. 따라서, 입력버퍼에는 게이트폭이 큰 패턴이 트랜지스터가 사용되기 때문에, 칩크기가 대형화된다는 문제가 발생한다.
또한, ×1비트 또는 ×4비트를 설정하는 경우, 라이트 드라이버와 입출력선의 배선 접속을 바꾼다. 입출력선(RWDn) 및 패드(DQ0~DQ3)와 입력버퍼(DIB0~DIB3)의 입력단을 접속하는 배선은 동일한 마스크로 형성되지만, 입출력선(RWDn)과 라이트 드라이버(DQWD)를 접속하는 배선은 상기 마스크와는 다른 마스크에 의해 형성된다. 이 때문에, 회로나 마스크의 설계시의 부담이 증대하는 원인으로 된다. 이 문제는, 1칩으로 절환 가능한 비트구성이 ×8, ×16, ×32, …로 증가한 경우, 한층 심각하게 된다.
본 발명은 상기한 점을 감안하여 발명된 것으로, 트랜지스터의 구동능력을 증대하는 일없이 비트구성을 바꿀 수 있고, 또한 설계시의 부담을 증대하는 일없이 용이하게 제조가능한 반도체집적회로장치를 제공함에 그 목적이 있다.
제 1도는 본 발명의 제 1 실예를 나타낸 주요부의 구성도이고,
제 2도는 본 발명의 제1 실예를 나타낸 주요부의 구성도,
제 3도는 라이트 드라이버(DQWD)를 구체적으로 나타낸 회로도,
제 4a도는 패드와 입력버퍼간의 배선의 일례를 나타낸 평면도, 제 4b도는 도4a도의 4b-4b선에 따른 단면도,
제 5도는 본 발명의 제2 실시예를 나타낸 구성도,
제 6도는 본 발명의 제3 실시예를 나타낸 도면으로, 제 6a도는 구성도, 제 6b도는 동작을 나타낸 도면,
제 7도는 DRAM의 칩구성을 나타낸 평면도,
제 8도는 제 7도의 일부를 구체적으로로 나타낸 회로도,
제 9도는 종래의 ×4비트구성의 라이트 데이터버스를 나타낸 구성도,
제 10은 종래의 ×1비트구성의 라이트 데이터버스를 나타낸 구성도이다.
* 도면의 주요부분에 대한 부호의 설명
DQWD : 라이트 드라이버 DIB0~DIB3 : 입력버퍼
RWDn : 입출력선 DQ0~DQ3 : 패드
RQDn : 배선 DQ, /DQ : 데이터선
51a~41d :메모리셀 어레이 55, 56 : 패드
57,58,59 : 배선 61 : 메모리셀 어레이
62 : 행디코더 63,64,65 : 어드레스 버퍼
66.67.68 : 패드 69,70,71,72,73,74 : 배선
상기한 목적을 달성하기 위해 본 발명은, 입력신호를 수신하는 복수의 입력단자와, 이들 입력단자에 배선을 매개로 입력단이 접속되는 복수의 버퍼, 이들 버퍼의 출력단이 각각 접속되는 복수의 전송로 및, 이들 전송로에 각 입력단이 각각 접속되며 상기 각 전송로에 공급된 신호를 선택된 메모리셀에 기록하는 기록회로를 갖추고, 상기 메모리셀의 비트구성에 따라 상기배선을 변경함으로써, 상기 각 버퍼의 입력단이 접속되는 상기 입력단자를 바꾼다.
또한, 본 발명은, 입력신호를 수신하는 복수의 입력단자와, 이들 입력단자에 배선을 매개로 입력단이 접속되는 복수의 버퍼, 이들 버퍼의 출력단이 접속되고 이들 버퍼를 매개로 공급되는 상기 입력신호를 디코드하는 디코더 및, 이 디코더의 출력신호에 의해 선택되는 회로수단을 갖추고, 상기 선택되는 회로수단에 따라 상기 배선을 변경함으로써, 상기 각 버퍼의 입력단이 접속되는 상기 입력단자를 바꾼다.
상기 회로수단은 복수의 뱅크를 구성하는 메모리셀 어레이이고, 상기 디코더는 입력신호에 따라 뱅크를 선택하는 것을 특징으로 한다.
상기 회로수단은 메모리셀 어레이이고, 상기 디코더는 상기 메모리셀 어레이의 워드선을 선택하는 행디코더이며, 상기 입력단자와 버퍼를 접속하는 배선을 바꿈으로써, 상기 메모리셀 어레이의 리프레쉬 사이클을 변경하는 것을 특징으로 한다.
또한, 본 발명은. 입력신호를 수신하는 복수의 입력단자와, 이들 입력단다중 1개에 배선을 매개로 입력단이 접속되는 복수의 버퍼, 이들 버퍼의 출력단이 각각 접속되는 복수의 전송로 및, 이들 전송로에 각 입력단이 각각 접속되고, 상기 각 전송로에 공급된 신호를 선택된 메모리셀에 기록하는 기록회로를 갖추고, 상기 배선은 반도체집적회로의 최상부에 설치되어 있다.
더욱이, 본 발명은, 어드레스신호를 수신하는 복수의 입력단자와, 이들 입력단자에 배선을 매개로 입력단이 접속되는 복수의 버퍼, 이들 버퍼의 출력단이 접속되고 이들 버퍼를 매개로 공급되는 상기 어드레스신호를 디코드하는 행디코더 및, 이 디코더의 출력신호에 의해 선택되는 메모리셀 어레이를 갖추고, 상기 메모리셀 어레이의 뱅크구성에 따라 상기 배선을 변경함으로써, 상기 각 버퍼의 입력단이 접속되는 상기 입력단자를 바꾸는 것을 특징으로 한다.
또한, 본 발명은, 어드레스신호를 수신하는 복수의 입력단자와, 이들 입력단자에 배선을 매개로 입력단이 접속되는 복수의 버퍼, 이들 버퍼의 출력단이 접속되고 이들 버퍼를 매개로 공급되는 상기 어드레스신호를 디코드하는 행디코더 및, 이 행디코더의 출력신호에 의해 선택되는 메모리셀을 갖추고, 상기 메모리셀의 리프레쉬 사이클에 따라 상기 배선을 변경함으로써, 상기 각 버퍼의 입력단이 접속되는 상기 입력단자를 바꾸는 것을 특징으로 한다.
상기 입력단자와 버퍼를 접속하는 배선은 반도체집적회로의 최종공정에서 제조되는 배선이다.
즉, 각 버퍼의 입력단과 입력단자를 접속하는 배선을 바꾸고, 각 버퍼의 입력단이 접속되는 입력단자를 바꿈으로써, 메모리셀 어레이의 비트구성서이나 선택되는 회로수단, 뱅크선, 리프레쉬 사이클을 바꿀 수 있다. 또한, 각 버퍼의 출력단과 메모리셀 어레이나 회로수단간의 구성은 바꿀 필요가 없기 때문에, 배선을 바꾼 경우에 있어서도 각 버퍼의 포토마스크가 변화하지 않는 이점을 갖고 있다,
또한, 입력단자와 버퍼를 접속하는 배선은 반도체집적회로의 최종공정에서 제조되는 배선이기 때문에, 설계시의 부담을 경감할 수 있고, 제조도 용이하다.
[발명의 실시형태]
이하, 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다.
도 1은 ×1비트, ×4비트구성을 1칩으로 실현한 본 발명의 제1 실시예를 나타낸 것으로, 도 1에 있어서 도 8 내지 도 10과 동일부분에는 동일부호를 부치고, 다른 부분에 관하여 설명한다.
도 1에 있어서, 각 라이트 드라이버(DQW)의 입력단 및 각 입력버퍼(DIB0~DIB3)의 출력단은 대응하는 입출력선(RWDn)에 각각 접속되어 있다. 라이트 드라이버(DQWD)의 수를 16개로 가정하면, 각 입출력선에는 4개씩 라이트 드라이버(DQWD)가 접속된다. 패드(DQ0~DQ3)와 입력버퍼(DIB0~DIB3)의 각 입력단과의 배선은 비트구성에 따라 형성된다.
도 1에 파선으로 나타낸 배선 (La)은 이 반도체기억장치를 ×4비트구성으로 하는 경우를 나타내고, 도 1에 1점 파선으로 나타낸 배선(Lb)은 이 반도체기억장치를 ×1비트구성으로 하는 경우를 나타내고 있다. 즉, ×4비트구성으로 하는 경우, 배선(La)에 의해 입력패드(DQ0~DQ3)와 입력버퍼(DIB0~DIB3)의 각 입력단이 각각 접속되고, ×1비트구성으로 하는 경우, 배선(Lb)에 의해 1개의 입력패드(DQ0)와 입력버퍼(DIB0~DIB3)의 각 입력단이 접속된다. 도 2는 ×1비트구성을 구체적으로 나타내고 있다.
상기 ×1비트구성에 있어서, 도시하지 않은 메모리셀에 데이터를 기록하는 경우, 입력패드(DQ0)에 공급된 1비트의 데이터는 4개의 입력버퍼(DIB0~DIB3)에 공급되고, 이들입력버퍼(DIB0~DIB3)를 매개로 각 입출력선 (RWDn)에 각각 공급된다. 이들 이출력선(RWDn)에 공급된 데이터는 어드레스신호(Add)에 의해 디코드된 1개의 라이트 드라이버(DQWD)및 데이터선을 매개로 선택된 메모리셀에 기록된다.
도 3은 라이트 드라이버(DQWD)의 일례를 나타낸 것이다. 도 3에 있어서, 입출력선(RWD, /RWD)은 각각 어드레스신호(Add)와 더불어, 각 앰프회로(31, 32)의 입력단에 공급된다. 이들 앰프회로(31, 32)의 출력단은 N채널트랜지스터(33, 34)의 게이트에 각각 접속됨과 더불어, 인버터회로(35, 36)의 입력단에 접속된다. 인버터회로(35, 36)의 출력단은 P채널트랜지스터(37, 38)의 게이트에 접속되어 있다. P채널트랜지스터(37, 38)의 전류통로는 상기 N채널트랜지스터(33, 34)의 전류통로에 접속된고, 이들 접속점은 데이터선(/DQ,,DQ)에 각각 접속되어 있다.
상기 구성의 라이트 드라이버(DQWD)는 앰프회로(31, 32)의 입력조건이 만족한 경우, 데이터선(/DQ, DQ)에 입출력선(RWDn)의 데이터를 전달한다.
또한, ×4비트구성에서의 데이터의 기록동작 및 독출동작은 종래와 동일한 것으로 생략한다.
도 4a, 4b는 상기 패드와 입력버퍼간의 배선의 일례를 나타내고 있다. 각 패드및 입력버퍼는 동일한 구성이기 때문에, 입력버퍼(DIB0), 패드(DQ0)에 관해서만 설명한다.
반도체기판(41)에는 입력버퍼(DIB0)를 구성하는 MOS트랜지스터(42)가 형성되고 있다. 이 MOS트랜지스터(42)상에는 절연막(43)이 설치되고, 이 절연막(43)내에는 복수의 제1층 배선(44)이 설치되어 있다, 이 절연막(43)에는 상기 MOS트랜지스터(42)의 게이트에 대응하여 콘택트홀(45)이 형성되고, 이 콘택트홀(45)을 매개로 상기 배선(La, Lb)으로서의 제2층 배선(46)이 게이트에 접속된다. 이 제2층 배선(46)의 일단에는 패드(DQ0)가 접속된다. 비트구성을 변경하는 경우, 제2층 배선(46)의 형성위치가 변경된다.
상기 실시예에 의하면, 입력패드(DQ0~DQ3)와 입력버퍼(DIB0~DIB3)의 각 입력단을 접속하는 배선에 의해, 반도체기억장치의 비트구성을 바꾼다. 이때문에, ×1비트구성으로 한 경우와, ×4비트구성으로 한 경우에는 입력버퍼(DIB0~DIB3)로부터 메모리셀까지의 구성은 변하지 않는다. 따라서, ×1비트구성으로 한 경우와, ×4비트구성으로 한 경우에서 입력버퍼(DIB0~DIB3)의 구동능력을 맞출 수 있기 때문에, 입력버퍼를 구성하는 트랜지스터는 ×4비트구성으로 한 경우와 전류구동능력으로 된다. 즉, 상기 2종류 이상의 비트구성을 설정가능한 것으로 한 경우에 있어서도, 입력버퍼를 구성하는 트랜지스터는 최대의 비트구성으로 한 경우의 전류구동능력으로 되기 때문에, 패턴면적의 증대를 방지할 수 있다.
또한, 입력패드(DQ0~DQ3)와 입력버퍼(DIB0~DIB3)의 각 입력단을 접속하는 배선을 변경함으로써, 반도체기억자아치의 비트구성을 바꾸기 때문에, 입력패드(DQ0~DQ3)와 입력버퍼(DIB0~DIB3)의 각 입력단 사이의 배선만 검증하면 된다. 따라서, 종래와 같이 복수 개소의 배선을 검증할 필요가 없기 때문에 검증을 용이화할 수 있다.
더욱이, 입력패드(DQ0~DQ3)와 입력버퍼(DIB0~DIB3)의 각 입력단을 접속하는 배선을 변경함으로써, 반도체기억장치의 비트구성을 바꾸기 때대문에, 반도체기억장치의 최상부의 배선, 즉 반도체기억장치의 제조공정에서의 최종 배선만을 바꾸면 된다. 따라서, 종래와 같이 공정 도중에 배선을 바꿀필요가 없기 때문에 마스크의 설계가 용이하고, 또한 마스크수를 삭감할 수 있기 때문에 마스크관리리를 용이화할 수 있다. 더욱이, 최종 배선만을 변경하면 되기 때문에 이들 이전의 공정을 미리 행할 수 있고, 필요에 따라 최종 배선을 행함으로써 반도체기억장치의 제조시간을 종래에 비해 단축할 수 있다.
도 5는 본 발명의 제2 실시예를 나타낸 것으로, 본 발명을 예컨대 싱크로너스 DRAM(이하, SDRAM으로 칭함)의 뱅크구성을 절환하는 경우에 적용한예를 나타내고 있다. SDRAM은 1칩내에 복수의 메모리셀 어레이로 이루어진 복수의 독립된 메모리뱅크를 갖춤으로써, CPU가 요구하는 어드레스, 데이터가 메모리내에 존재하지 않는 소위캐쉬·미스를 회피할 수 있다, 이 종류의 메모리는 칩내의 뱅크구성이 변경가능하도록 설계되고,제조시에 소정의 뱅크구성으로 된다.
도 5에 있어서, 메모리뱅크를 구성하는 복수의 메모리셀 어레이(51a,51b,51c,51d)에는 디코더(52)의 출력단이 접속되어 있다. 이 디코더(52)의 입력단에는 어드레스 버퍼(53, 54)의 출력단이 접속되어 있다. 이들 어드레스 버퍼(53,54)의 입력단과 뱅크어드레스(Am, An)가 공급되는 패드(55,56)는 배선에 의해 적절하게 접속된다. 즉, 어드레스 버퍼(53)의 입력단과 버퍼(55)는 뱅크구성에 구애받지 않고 배선(57)에 의해 접속되고, 어드레스 버퍼(54)의 입력단은 뱅크구성에 따라 배선이 변경된다. 예컨대, 이 SDRAM,을 4뱅크구성으로 하는 경우, 동도에 파선으로 나타낸 배선(58)에 의해 패드(56)와 어드레스 버퍼(54)의 입력단이 접속되고, 2뱅크구성으로 하는 경우, 동도에 1점 파선으로 나타낸 배선(59)에 의해 패드(55)와 어드레스 버퍼(54)의 입력단이 접속된다.
상기 제2 실시예에 의하면, 패드(55,56)와 어드레스 버퍼(53,54)의 입력단 사이의 배선을 절환함으로써, 용이하게 뱅크구성을 절환할 수 있다. 또한, 어드레스 버퍼(53, 54)와 각 메모리셀 어레이(51a~51d) 사이의 구성이 각 뱅크구성으로 동일하기 때문에, 각 뱅크구성에 있어서 어드레스천이시에 있어서 포토마스크를 맞출 수 있게 된다.
도 6은 본 발명의 제3 실시예를 나타낸 것으로, 본 발명은 예컨대 DRAM의 리프레쉬 사이클의 절환에 적용한 경우를 나타내고 있다.
도 6a에 있어서, 메모리셀 어레이(61)의 행디코더(62)에는 어드레스 버퍼(63, 64, 65)의 출력단이 접속되어 있다. 이들 어드레스 버퍼(63,64,65)의 입력단과 어드레스(Am, An, Ao)가 공급되는 패드(66, 67, 68)는 배선에 의해 적절하게 접속된다.
즉, 배선(69)은 리프레쉬 사이클이 1k, 2k, 3k인 경우에, 패드(68)와 어드레스 버퍼(65)를 접속한다.
배선(70)은 리프레쉬 사이클이 1k 및 2k인 경우에, 패드(67)와 어드레스버퍼(64)를 접속한다.
배선(71)은 리프레쉬 사이클이 1k인 경우에, 패드(66)와 어드레스 버퍼(63)를 접속한다.
배선(72)은 리프레쉬 사이클 2k인 경우에, 패드(67)와 어드레스 버퍼(63)를 접속한다.
배선(73, 74)은 리프레쉬 사이클이 4k인 경우에, 패드(68)와 어드레스버퍼(64, 63)를 접속한다.
상기한 바와 같이, 어드레스 버퍼(63, 64, 65)의 입력단과 패드(66, 67, 68)를 접속함으로써, 도 6b에 나타낸 바와 같이 어드레스(Am, An, Ao)에 따라 리프레쉬영역을 설정할 수 있다. 또한, 어드레스 버퍼(63, 64, 65)와 패드 (66, 67, 68)를 접속하는 배선을 바꿀 뿐이고, 어드레스 버ㅍ (63,64,65 )와 메모리셀 사이에 배선은 바꾸지 않기 때문에 각 리프레쉬 사이클에서의 포토마스크를 맞출 수 있게 된다. 또한, 상기 실시예는 DRAM과 SDRAM에 관하여 설명하였지만, 본 발명은 이에 한정되는 것은 아니고, 직집적회로 등 메모리 이외의 반도체집적회로장치에 적용할 수도 있다.
그 외, 본 발명의 요지를 이탈하지 않는 범위내에서, 다양하게 변형하여 실시가능함은 물론이다.
상술한 바와 같이 본 발명에 의하면, 트랜지스터의 구동능력을 증대하는 일없이 메모리의 비트구성이나 뱅크구성 및 리프레쉬 사이클을 바꿀 수 있고, 또한 설계시의 부담을 증대하는 일없이 용이하게 제조가능한 반도체집적회로장치를 제공할 수 있다.

Claims (12)

  1. 입력신호를 수신하는 복수의 입력단자(DQ0~DQ3)와,
    이들 입력단자에 배선(La, Lb)을 매개로 입력단이 접속되는 복수의 버퍼(DIB0~DIB3),
    이들 버퍼의 출력단이 각각 접속되는 복수의 전송로(RWD0~RWD3)및,
    이들 전송로에 각 입력단이 각각 접속되며, 상기 각 전송로에 공급된 신호를 선택된 메모리셀에 기록하는 기록회로(DQWD)를 갖추고,
    상기 메모리셀의 비트구성에 따라 상기 배선을 변경함으로써, 상기 각 버퍼의 입력단이 접속되는 상기 입력단자를 바꾸는 것을 특징으로 하는 반도체집적회로장치.
  2. 입력신호를 수신하는 복수의입력단자(55, 56)와,
    이들 입력단자에 배선(57, 58, 59)을 매개로 입력단이 접속되는 복수의 버퍼(53,54),
    이들 버퍼의 출력단이 접속되고, 이들 버퍼를 매개로 공급되는 상기 입력신호를 디코드하는 디코더(52) 및,
    이 디코더의 출력신호에 의해 선택되는 회로수단(51a~51d)을 갖추고,
    상기 선택되는 회로수단에 따라 상기 배선을 변경함으로써, 상기 각 버퍼의 입력단이 접속되는 상기 입력단자를 바꾸는 것을 특징으로 하는 반도체집적회로장치.
  3. 제2항에 있어서, 상기 회로수단은 복수의 뱅크를 구성하는 메모리셀 어레이이고, 상기 디코더는 입력신호에 따라 뱅크를 선택하는 것을 특징으로 하는 반도체집적회로장치.
  4. 제2항에 있어서, 상기 회로수단은 메모리셀 어레이이고, 상기 디코더는 상기 메모리셀 어레이의 워드선을 선택하는 행디코더이며, 상기 입력단자와 버퍼를 접속하는 배선을 바꿈으로써 상기 메모리셀 어레이의 리프레쉬 사이클을 변경하는 것을 특징으로 하는 반도체집적회로장치.
  5. 입력신호를 수신하는 복수의 입력단자(DQ0~DQ3)와,
    이들 입력단자중 1개의 배선(La, Lb)을 매개로 입력단이 접속되는 복수의 버퍼(DIB0~DIB3),
    이들 버퍼의 출력단이 각각 접속되는 복수의 전송로(RWD0~RWD3) 및,
    이들 전송로에 각 입력단이 각각 접속되며, 상기 각 전송로에 공급된 신호를 선택된 메모리셀에 기록하는 기록회로(DQWD)를 갖추고,
    상기 배선은 반도체집적회로의 최상부에 설치되는 것을 특징으로 하는 반도체집적회로장치.
  6. 어드레스신호를 수신하는 복수의 입력단자(66, 67,68)와,
    이들 입력단자에 배선을 매개로 입려단이 접속되는 복수의 버퍼(63, 64, 65),
    이들 버퍼의 출력단이 접속되고, 이들 버퍼를 매개로 공급되는 상기 어드레스신호를 디코드하는 행디코더(62) 및,
    이 행디코더의 출력신호에 의해 선택되는 메모리셀 어레이(61)를 갖추고,
    상기 메모리셀 어레이의 뱅크구성에 따라 상기 배선을 변경함으로써, 상기 각 버퍼의 입력단이 접속되는 상기 입력단자를 바꾸는 것을 특징으로 하는 반도체집적회로장치.
  7. 어드레스신호를 수신하는 복수의 입력단자(66, 67, 68)와,
    이들 입력단자에 배선을 매개로 입력단이 접속되는 복수의 버퍼(63, 64, 65),
    이들 버퍼의 출력단이 접속되고, 이들 버퍼를 매개로 공급되는 상기 어드레스신호를 디코드하는 행디코더(62) 및 ,
    이 행디코더의 출력신호에 의해 선택되는 메모리셀(61)을 갖추고,
    상기 메모리셀의 리프레쉬 사이클에 따라 상기 배선을 변경함으로써, 상기 각 버퍼의 입력단이 접속되는 상기 입력단자를 바꾸는 것을 특징으로 하는 반도체집적회로장치.
  8. 제1항에 있어서, 상기 입력단자와 버퍼를 접속하는 배선은 반도체집적회로의 최종공정에서 제조되는 배선인 것을 특징으로 하는 반도체집적회로장치.
  9. 제2항에 있어서, 상기 입력단자와 버퍼를 접속하는 배선은 반도체집적회로의 최종공정에서 제조되는 배선인 것을 특징으로 하는 반도체집적회로장치.
  10. 제5항에 있어서, 상기 입력단자와 버퍼를 접속하는 배선은 반도체집적회로의 최종공정에서 제조되는 배선인 것을 특징으로 하는 반도체집적회로장치.
  11. 제6항에 있어서, 상기 입력단자와 버퍼를 접속하는 배선은 반도체집적회로의 최종공정에서 제조되는 배선인 것을 특징으로 하는 반도체 집적회로장치.
  12. 제7항에 있어서, 상기입력단자와 버퍼를 접속하는 배선은 반도체집적회로의 최종공정에서 제조되는 배선인 것을 특징으로 하는 반도체집적회로장치.
KR1019970002816A 1996-01-31 1997-01-30 반도체집적회로장치 KR100244824B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1565796 1996-01-31
JP96-015657 1996-01-31

Publications (2)

Publication Number Publication Date
KR970060520A KR970060520A (ko) 1997-08-12
KR100244824B1 true KR100244824B1 (ko) 2000-02-15

Family

ID=11894812

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970002816A KR100244824B1 (ko) 1996-01-31 1997-01-30 반도체집적회로장치

Country Status (5)

Country Link
US (1) US5724281A (ko)
EP (1) EP0788109B1 (ko)
KR (1) KR100244824B1 (ko)
DE (1) DE69724848T2 (ko)
TW (1) TW325566B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100852187B1 (ko) 2007-01-25 2008-08-13 삼성전자주식회사 효과적인 시스템 인 패키지 구성을 위한 핀 구성 변경 회로

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0818787A3 (en) * 1996-07-11 1999-08-25 Texas Instruments Inc. Improvements in or relating to semiconductor devices
JP3408479B2 (ja) * 1999-12-17 2003-05-19 日本電気株式会社 半導体記憶装置
JP2001283590A (ja) * 2000-03-31 2001-10-12 Fujitsu Ltd 半導体集積回路
JP2002176153A (ja) * 2000-12-05 2002-06-21 Fujitsu Ltd 半導体記憶装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5217917A (en) * 1990-03-20 1993-06-08 Hitachi, Ltd. Semiconductor memory device with improved substrate arrangement to permit forming a plurality of different types of random access memory, and a testing method therefor
EP0476282A3 (en) * 1990-07-31 1992-06-24 Texas Instruments Incorporated Improvements in or relating to integrated circuits
JPH04157695A (ja) * 1990-10-19 1992-05-29 Sanyo Electric Co Ltd 半導体記憶装置
JPH0582746A (ja) * 1991-09-20 1993-04-02 Fujitsu Ltd 半導体記憶装置
US5353250A (en) * 1991-12-09 1994-10-04 Texas Instruments Inc. Pin programmable dram that provides customer option programmability
JP3218103B2 (ja) * 1992-12-25 2001-10-15 三菱電機株式会社 半導体記憶装置
US5471157A (en) * 1994-03-31 1995-11-28 Sgs-Thomson Microelectronics, Inc. Integrated circuit with centralized control of edge transition detection pulse generation
JPH07312100A (ja) * 1994-05-17 1995-11-28 Seiko Instr Inc 半導体メモリ集積回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100852187B1 (ko) 2007-01-25 2008-08-13 삼성전자주식회사 효과적인 시스템 인 패키지 구성을 위한 핀 구성 변경 회로

Also Published As

Publication number Publication date
KR970060520A (ko) 1997-08-12
US5724281A (en) 1998-03-03
EP0788109A2 (en) 1997-08-06
TW325566B (en) 1998-01-21
DE69724848D1 (de) 2003-10-23
EP0788109A3 (en) 1999-10-27
DE69724848T2 (de) 2004-07-08
EP0788109B1 (en) 2003-09-17

Similar Documents

Publication Publication Date Title
KR100820294B1 (ko) 반도체기억장치
US7193912B2 (en) Semiconductor integrated circuit device
US4675845A (en) Semiconductor memory
US6735144B2 (en) Semiconductor integrated circuit device
US6243279B1 (en) Semiconductor integrated circuit device
US20080265284A1 (en) Semiconductor device
US4739497A (en) Semiconductor memory
US8588006B2 (en) Semiconductor memory including switching circuit for selecting data supply
US5621679A (en) Semiconductor memory device for achieving high bandwidth and method for arranging signal lines therefor
US6339817B1 (en) Semiconductor memory including main and sub memory portions having plural memory cell groups and a bidirectional data transfer circuit
KR20010113705A (ko) 반도체집적회로장치
KR100235144B1 (ko) 반도체 기억 장치
US6125070A (en) Semiconductor memory device having multiple global I/O line pairs
JPH04302894A (ja) 分散されたアドレス解読およびタイミング制御機能を有するメモリ
US6215721B1 (en) Multi-bank memory device and method for arranging input/output lines
JP3720945B2 (ja) 半導体記憶装置
KR100244824B1 (ko) 반도체집적회로장치
KR19980080620A (ko) 다이나믹형 ｒａｍ
KR20020050125A (ko) 반도체기억장치
US11818881B2 (en) Sub word-line driver circuit of semiconductor memory device and semiconductor memory device including the same
US6118727A (en) Semiconductor memory with interdigitated array having bit line pairs accessible from either of two sides of the array
JP2000331480A (ja) データ入出力ラインの負荷を最小化するカラム選択回路、これを具備する半導体メモリ装置及びこの半導体メモリ装置の配置方法
JPH10173153A (ja) 半導体記憶装置
US7403408B2 (en) Semiconductor memory device and semiconductor device
KR100207536B1 (ko) 데이터 마스킹 기능을 갖는 반도체 메모리장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081027

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee