JPH04157695A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、×１ビットモード時及び×複数ビットモード
時に対応して記憶データを出力できる半導体記憶装置に
関し、特に、ダイナミックＲＡＭ（ＤＲＡＭ）のシステ
ムの簡素化及びこれに伴う動作の高速化を実現する半導
体記憶装置に関する。

〔従来の技術〕

近年、ＤＲＡＭにあっては多品種化が進行し、語構成も
豊富になっている。ＩＭＤＲＡＭが出現した後は、×１
ビットモード及び×４ビットモードを任意に切り替え得
る装置構成は標準装備となり、最近では、これらのビッ
トモードに加えて×８ビットモード、×９ビットモード
、×１６ビソトモードへの切り替えも可能としたＤＲＡ
Ｍも商品化されている。このような状況にあっては、生
産コストを考慮して、これらの語構成における切り替え
は、簡単なメタル切り替えまたはボンディング切り替え
にて行うことが一般的である。

以下、×１ビットモード及び×４ピントモードの切り替
えが可能な半導体記憶装置における切り替え方式につい
て説明する。

第４図はこのような切り替え方式を説明するための回路
構成図であり、図中４Ｌ　４２．４３．４４は各データ
線を示し、４５．４６．４７．４８は出力バソファを示
す。×４ビットモード時には、第４図（ａ）に示すよう
に、４個の出カバ・ソファ４５．４６．４７．４８を活
性化して、夫々独立的にデータを出力する。−方、×１
ピントモード時には、第４図（ｂ）に示すように、４個
のうちの１個の出力バンファ４５のみを活性化して残り
の３個の化カバソファ４６．４７．４８を活性化しない
。このようにする際には、これらの３個の出カバ・ソフ
ァ４６．４７．４８とデータ線４２゜４３、４４との接
続線を切断して、各データ線４２．４３゜４４と化カバ
ソファ４５とをつなぐ接続線を新規に設けるような物理
的切断（メタル切り替え）を行うか、化カバソファ４６
．４７．４８とデータ線４２．４３゜４４との接続線は
残存させたままで、データ１４２゜４３、４４からのデ
ータが出力バッファ４５に入力されるような回路構成と
する電気的切断（ボンディング切り替え）を行う必要が
ある。また、活性化される出力ハンファ４５０入力側を
−１ｒｅｄ　ＯＲにて接続するか、または化カバソファ
４５の入力側にセレクタ４９（第４図（ｂｌ参照）を配
置してデータを選択する必要がある。

〔発明が解決しようとする課題〕

上述したように、従来の切り替え方式は何れも、出力バ
ッファの入力側において１ビット、４ビットの語構成の
切り替えを行うものであるので、この切り替え方式では
記憶装置における高速化が妨げられる。例えば、化カバ
ソファの入力側において一１ｒｅｄ　ＯＲを行うと、更
にその入力側に配置しであるＩ１０センスアンプの負荷
を４倍以上に増やすことになって、高速化には致命的な
障害である。

また同様に、化カバソファの入力側にセレクタを配置す
ると、余分なゲート遅延またはトランジスタ抵抗をＩ１
０センスアンプと化カバソファとの間に負荷することと
なって、高速化を妨げる原因となる。特に、ＤＲＡＭに
あっては、アドレスアクセス時間に悪影響を与える。

ところで、近年においてはＤＲＡＭにおける高速化の要
求が高まっており、この要求に伴ってアドレスアクセス
時間の高速化も必須となっている。

ところが、上述したような従来の切り替え方法では、高
速化を妨げることが避けられず、特に大容量化に伴って
チップ面積が増大する場合にはこの傾向が著明となり、
十分な高速性を達成することができないという問題点が
ある。

本発明はかかる事情に鑑みてなされたものであり、高速
化を妨げることがない簡単なシステムの切り替え方式を
備えた半導体記憶装置を提供することを目的とする。

〔課題を解決するための手段〕

本発明に係る半導体記憶装置は、×１ビットモード時及
び×ｎ（ｎは２以上の整数）ビットモード特に対応して
記憶データを出力する半導体記憶装置において、各アド
レス毎に記憶データを保持したメモリセルと、前記ｎと
同数の化カバソファとを有し、×１ビットモード時には
、前記各化カバソファの出力側をＷｉｒｅｄ　ＯＲにて
接続して前記メモリセルの上位のアドレスに対応する１
ピツ＋の記憶データが入力した化カバソファを出力対象
として選択すべく構成したことを特徴とする。

〔作用］ 本発明の半導体記憶装置にあっては、×１ビットモード
時には、複数の各化カバソファの出力側ヲＷｉｒｅｄ　
ＯＲで接続して出力バッファ自体でセレクタを形成し、
上位アドレスのデータが人力した化カバソファを選択し
、×複数ビットモード時には、各化カバソファから独立
的にデータを出力する。

そうすると、出力バッファの入力側に従来例のように余
分なものを設けないので、Ｉ１０センスアンプと化カバ
ソファとの間の高速化は妨げられない。化カバソファの
出力側か−１ｒｅｄ　ＯＲされているので各出力バッフ
ァの負荷は増大するが、Ｉ１０センスアンプの駆動能力
に比べて化カバソファの駆動能力は極めて大きいので、
各化カバソファの負荷の増大量は無視でき、高速化は妨
げられない。

〔実施例〕

以下、本発明の実施例について具体的に説明する。なお
、以下の実施例では×１ビットモード及び×４ビットモ
ードを切り替え得る半導体記憶装置について説明する。

第１図は、本発明の一実施例の出力部の回路構成を示す
模式図であり、図中１．２，３．４はデ−タ線を示し、
各データ線Ｌ　　２，３．４には化カバソファ５，６，
７．８が夫々接続している。

なお、第１図（ａ）、第１図（ｂ）は、夫々×４ビット
モード時、×１ビットモード時の場合を示している。

×４ビットモード時には、従来例と同様に、第１図（ａ
）に示す如く、４個の化カバソファ５，６゜７．８を活
性化して、夫々独立的にデータを出力する。

一方、×１ビットモード時には、第１図（ｂ）に示すよ
うに、メタル切り替えにより化カバソファの出力側でＷ
ｉｒｅｃｌ　ＯＲ接続とする。そして、最上位ビットに
て化カバソファを選択することにより、つまりメモリセ
ルの最上位のアドレスに対応する１ビットのデータが入
力した化カバソファを出力対象として選択することによ
り、出力バッファ自体にセレクタの役割を果たさせて、
選択したデータを出力する。

本発明の半導体記憶装置では、化カバソファの入力側に
余分な部材を何も設けないので、Ｉ１０センスアンプ、
出力バッファ間の高速化が妨げられることはない。化カ
バソファの出力側力（ＷｉｒｅｄＯＲされることによっ
て各化カバソファの負荷は増大する。ところが、Ｉ１０
センスアンプの駆動能力と比べて化カバソファの駆動能
力は極めて大きく、１００ｐＦ以上の外部負荷を想定し
て各化カバソファは設計されているので、各化カバソフ
ァにおける負荷の増大量は無視できる程度である。従っ
て、本発明のように、化カバソファの出力側にＷｉｒｅ
ｄ　ＯＲを配置しても高速化を妨げる要因にはならず、
高速化を達成できる。

また、本発明では×４ビットモード時、×１ビットモー
ド時におけるシステムの相違点が殆どないので、システ
ムを簡素化することができる。

更に、本発明では、×１ビットモード時においても、４
個の化カバソファを活性化し、最上位ビットに対応する
４個のデータを夫々の出力バッファが保持しているので
、最上位ビットのアドレスをＡＴＤ回路（Ａ　ｄｄｒｅ
ｓｓ　　工ｒａｎｓｉｔ　　Ｄｅｔｅｃｔｏｒ回路）へ
入力する必要がない。チップ面積の増大によりアドレス
線の引き回しは高速化に逆行するという観点から考える
と、最上位ビットのアドレスの入力を省略できることは
、ＡＴＤ回路の高速化、またアドレスアクセス時間の高
速化を達成できる。

第２図は、例えばＩＭＤＲＡＭにおける本発明の適用例
を示す模式的平面図である。チップの中央部にはメモリ
セル１０が設けられ、またチップの周縁部には４個の化
カバソファ５．６．７．８がチップの短辺方向に一列に
配設されている。メモリセル１０を挟んで化カバソファ
と反対側の位置に、ＡＴＤ回路１１が設けられている。

このような構成の場合に、４個の化カバソファ５，６，
７．８の出力側を−１ｒｅｄ　ＯＲにて接続しても、こ
の接続によって増加する配線抵抗等は高々２ｐＦ程度で
ある。

この数値は化カバソファの駆動能力を考慮すれば無視で
きるような量であり、高速化の妨げになり得るものでは
ない。

本発明では、前述したように、×１ビットモード時にお
いて、最上位ビットに対応する４個のデータを各化カバ
ソファが保持しているので、最上位ビットのアドレスを
ＡＴＤ回路に入力する必要がない。従って、第３図に破
線にて示す接続線は不要である。そして、第２図に示す
ような構成例では、ＡＴＤ回路１１から最も遠いアドレ
スバッドＡ、に入力される最上位ビットアドレスのＡＴ
Ｄ回路１１への入力を削除できることは高速化につなが
る。具体的には、チップの縦方向の信号遅延はｌｎｓ以
下であり、本発明ではこの信号遅延が発生しない。

なお、上述の実施例では、×１ビットモード及び×４ビ
ットモードを切り替える例について説明したが、×複数
ビットモードは×４ビットモードに限らず、×８ビット
モード、×９ビットモード。

×１６ビットモード等と×１ビットモードとを切り替え
る場合にも、本発明を適用できることは勿論である。

〔発明の効果〕

以上のように、本発明では、×１ビットモード時に、各
化カバソファの出力側を−１ｒｅｄ　ＯＲで接続するこ
とにしたので、×１ビットモード、×複数ピントモード
の語構成を容易に切り替えることができ、高速化、多品
種化の要求を満足し得る半導体記憶装置を提供できると
いう効果がある。

【図面の簡単な説明】

第１図は本発明に係る半導体記憶装置の切り替え方式を
説明するための模式図、第２図、第３図は本発明の半導
体記憶装置の別の適用例の構成を示すブロック図、第４
図は従来の半導体記憶装置の切り替え方式を説明するた
めの模式図である。 １．２，３．４・・・データ線　５，６，７．８・・・
出、’Ｉバッファ　１０・・・メモリセル特　許　出願
人　　　三洋電機株式会社代理人　弁理士　　　河　野
　　登　夫（Ｅｌ）　　Ｘ４ビットモード詩 （ｂ）　　ＸＩビットモード時 第　　　］　　　図 第　　　２　　　図 第　　　３　　　図 第　　　４　　　図

Claims (1)

1. 【特許請求の範囲】 １、×１ビットモード時及び×ｎ（ｎは２以上の整数）
   ビットモード時に対応して記憶データを出力する半導体
   記憶装置において、 各アドレス毎に記憶データを保持したメモリセルと、前
   記ｎと同数の出力バッファとを有し、 ×１ビットモード時には、前記各出力バッファの出力側
   をＷｉｒｅｄＯＲにて接続して前記メモリセルの上位の
   アドレスに対応する１ビットの記憶データが入力した出
   力バッファを出力対象として選択すべく構成したことを
   特徴とする半導体記憶装置。