JP3058431B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3058431B2 JP3058431B2 JP2153715A JP15371590A JP3058431B2 JP 3058431 B2 JP3058431 B2 JP 3058431B2 JP 2153715 A JP2153715 A JP 2153715A JP 15371590 A JP15371590 A JP 15371590A JP 3058431 B2 JP3058431 B2 JP 3058431B2
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- G11C8/14—Word line organisation; Word line lay-out
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は半導体記憶装置に係わり、特にメモリセルア
レイが複数のブロックに分割されたものに関する。
レイが複数のブロックに分割されたものに関する。
（従来の技術） メモリセルがマトリクス状に配置されたスタティック
RAMにおいて、特定のメモリセルに対して書き込み、あ
るいは読み出しを行う際には、行デコーダによってワー
ド線が選択され、列デコーダによってビット線の選択が
行われる。この場合に、行デコーダによってワード線が
選択されると、このワード線に接続されている全てのメ
モリセルのトランスファゲートが開く。このため、一本
のワード線に多数のメモリセルが接続されていると消費
電流が増大することになる。
RAMにおいて、特定のメモリセルに対して書き込み、あ
るいは読み出しを行う際には、行デコーダによってワー
ド線が選択され、列デコーダによってビット線の選択が
行われる。この場合に、行デコーダによってワード線が
選択されると、このワード線に接続されている全てのメ
モリセルのトランスファゲートが開く。このため、一本
のワード線に多数のメモリセルが接続されていると消費
電流が増大することになる。
そこで消費電流を低減すべく、ワード線を幾つかに分
割するdevided word line方式が採用され、選択される
一本のワード線に接続されたメモリセルの数を減らすこ
とが行われている。この方式を採用した装置を第４図に
示す。メモリセルが512行×512列に配列されたメモリセ
ルアレイが、列方向に16個のブロック１〜16に分割され
ている。各々のブロックには、各行に４つのメモリセル
で構成された入出力I/O単位が８つずつ含まれている。
そして各ブロック毎にデコーダD1〜D16が設けられ、セ
ルアレイの下方にはメモリセルに記憶されたデータを詠
み取るセンスアンプSAが配置されている。
割するdevided word line方式が採用され、選択される
一本のワード線に接続されたメモリセルの数を減らすこ
とが行われている。この方式を採用した装置を第４図に
示す。メモリセルが512行×512列に配列されたメモリセ
ルアレイが、列方向に16個のブロック１〜16に分割され
ている。各々のブロックには、各行に４つのメモリセル
で構成された入出力I/O単位が８つずつ含まれている。
そして各ブロック毎にデコーダD1〜D16が設けられ、セ
ルアレイの下方にはメモリセルに記憶されたデータを詠
み取るセンスアンプSAが配置されている。
メモリセルアレイの一行における二つのブロックを例
にとり、構成内容を第５図に示す。メモリセル51が４つ
で一つの入出力I/O単位が構成され、各入出力I/O単位毎
にセンスアンプSA111〜SA118が一つずつ設けられてい
る。一つのブロックにはメモリセル32個が存在し、全て
一本のワード線W101又はW102に接続されている。デコー
ダDEC51又はDEC52は特定行のブロックを選択するもの
で、NOR回路から成っている。デコーダDEC51又は52の入
力端には、行を選択する行選択線G101と、ブロックを選
択するブロック選択線B101又はB102が接続され、それぞ
れの出力端はワード線W101又はW102に接続されている。
行選択線G101によりこの行が選択され、さらにブロック
選択線B101により図中左側のブロックが選択されたとす
ると、ワード線W101が立上ってこのブロック内のメモリ
セルのトランスファゲートが開く。
にとり、構成内容を第５図に示す。メモリセル51が４つ
で一つの入出力I/O単位が構成され、各入出力I/O単位毎
にセンスアンプSA111〜SA118が一つずつ設けられてい
る。一つのブロックにはメモリセル32個が存在し、全て
一本のワード線W101又はW102に接続されている。デコー
ダDEC51又はDEC52は特定行のブロックを選択するもの
で、NOR回路から成っている。デコーダDEC51又は52の入
力端には、行を選択する行選択線G101と、ブロックを選
択するブロック選択線B101又はB102が接続され、それぞ
れの出力端はワード線W101又はW102に接続されている。
行選択線G101によりこの行が選択され、さらにブロック
選択線B101により図中左側のブロックが選択されたとす
ると、ワード線W101が立上ってこのブロック内のメモリ
セルのトランスファゲートが開く。
しかしこの装置では、４つのメモリセルから成る入出
力I/O単位毎にセンスアンプSAを配置しなければなら
ず、チップサイズの増大を招くという問題が存在する。
力I/O単位毎にセンスアンプSAを配置しなければなら
ず、チップサイズの増大を招くという問題が存在する。
この問題を解決するため、複数のブロックでセンスア
ンプを共有させた装置を第６図に示す。二つのブロック
に設けられた８つのセンスアンプSA211〜SA218が、デー
タ線D201〜D208によって共有されている。このような構
成とすることで、センスアンプの数を減らすことはでき
るが、データ線D201〜D208により配線容量が増大し読み
出し速度の低下を招くことになる。さらにこのデータ線
D201〜D208の本数は、ビット構成の増加に伴って増える
ため、縦方向にチップサイズが大きくなるという問題も
存在する。
ンプを共有させた装置を第６図に示す。二つのブロック
に設けられた８つのセンスアンプSA211〜SA218が、デー
タ線D201〜D208によって共有されている。このような構
成とすることで、センスアンプの数を減らすことはでき
るが、データ線D201〜D208により配線容量が増大し読み
出し速度の低下を招くことになる。さらにこのデータ線
D201〜D208の本数は、ビット構成の増加に伴って増える
ため、縦方向にチップサイズが大きくなるという問題も
存在する。
（発明が解決しようとする課題） このように従来の半導体記憶装置には、メモリセルの
増加に伴いチップサイズが増大し、あるいは読み出し速
度が低下するという問題があった。
増加に伴いチップサイズが増大し、あるいは読み出し速
度が低下するという問題があった。
本発明は上記事情に鑑み、低消費電力化、動作速度の
高速化及びチップサイズの増大の防止を同時に達成し得
る半導体記憶装置を提供することを目的とする。
高速化及びチップサイズの増大の防止を同時に達成し得
る半導体記憶装置を提供することを目的とする。
（課題を解決するための手段） 本発明は、メモリセルがマトリクス状に配置され、複
数のブロックに分割され、前記各々のブロック内のメモ
リセルはＮ個の入出力単位のグループに分割され、前記
各々のグループは行方向に２個、列方向にｍ個の2m個の
小グループに分割されているメモリセルアレイと、前記
各々のブロックにおいて、前記各々の小グループごとに
メモリセルに接続された2mN本のワード線と、前記各々
のグループにおいて、複数の小グループのうち同一行に
含まれる小グループのうち１つおきのものに含まれるメ
モリセルに接続された前記ワード線にそれぞれ接続され
たｍ本のワード線選択線と、前記各々のブロックに含ま
れるｍ行を単位として選択する行選択線と、ブロックの
選択及びブロックに含まれるｍ行のうちの一行の選択を
行う2m本のブロック選択線とに入力側を接続されてお
り、出力側に接続された前記ワード線選択線のうちの１
本を選択する選択回路とを備え、前記選択回路は前記各
々のブロックの両端に設けられ、前記ワード線選択線を
ブロックの両端からそれぞれ配線され、前記ワード線選
択線のうち、ｍ行に含まれるものが前記選択回路を介し
て同一の行選択線に接続され、前記ワード線選択線と前
記選択回路を介して同一の行選択線に接続されるメモリ
セルが、共通の入出力単位を形成するように同一のセン
スアンプに接続されることで、行方向に２個隣接し列方
向にｍ個配置された2m個の小グループからなる一つのグ
ループが一つのセンスアンプに接続されることを特徴と
する。
数のブロックに分割され、前記各々のブロック内のメモ
リセルはＮ個の入出力単位のグループに分割され、前記
各々のグループは行方向に２個、列方向にｍ個の2m個の
小グループに分割されているメモリセルアレイと、前記
各々のブロックにおいて、前記各々の小グループごとに
メモリセルに接続された2mN本のワード線と、前記各々
のグループにおいて、複数の小グループのうち同一行に
含まれる小グループのうち１つおきのものに含まれるメ
モリセルに接続された前記ワード線にそれぞれ接続され
たｍ本のワード線選択線と、前記各々のブロックに含ま
れるｍ行を単位として選択する行選択線と、ブロックの
選択及びブロックに含まれるｍ行のうちの一行の選択を
行う2m本のブロック選択線とに入力側を接続されてお
り、出力側に接続された前記ワード線選択線のうちの１
本を選択する選択回路とを備え、前記選択回路は前記各
々のブロックの両端に設けられ、前記ワード線選択線を
ブロックの両端からそれぞれ配線され、前記ワード線選
択線のうち、ｍ行に含まれるものが前記選択回路を介し
て同一の行選択線に接続され、前記ワード線選択線と前
記選択回路を介して同一の行選択線に接続されるメモリ
セルが、共通の入出力単位を形成するように同一のセン
スアンプに接続されることで、行方向に２個隣接し列方
向にｍ個配置された2m個の小グループからなる一つのグ
ループが一つのセンスアンプに接続されることを特徴と
する。
（作 用） メモリセルアレイが複数のブロックに分割され、各々
のブロックがＮ個の入出力単位のグループに分割され、
さらに各々のグループは行方向に２個、列方向にｍ個の
2m個の小グループに分割されており、小グループ毎にワ
ード線がメモリセルに接続されている。従って、選択さ
れたワード線に接続されるメモリセルの数を減少させて
消費電力を低減することができる。また、ワード線を選
択する動作を、選択回路でワード線選択線を選択し、選
択されたワード線選択線に接続されたワード線を立ち上
げることで行うため、配線容量及び配線抵抗の増加を抑
制して動作速度を高速化することができる。さらに、選
択回路がブロックの両端に設けられ、ワード線選択線が
ブロックの両端からそれぞれ配線されていることで、ワ
ード線選択線の引き回しが容易で配線の自由度が高ま
り、チップサイズの縮小及び歩留まりの向上に寄与す
る。センスアンプの数を減少させるために複数のグルー
プ間に跨ってセンスアンプを共有した場合は、配線に必
要な領域が増大するが、ワード線選択線と選択回路を介
して同一の行選択線に接続されているメモリセルが共通
の入出力単位を形成するように同一のセンスアンプに接
続されることで、行方向に２個隣接し列方向にｍ個配置
された2m個の小グループからなる一つのグループが一つ
のセンスアンプに接続されているため、配線領域を縮小
し高速化及びチップサイズの縮小化を図ることができ
る。
のブロックがＮ個の入出力単位のグループに分割され、
さらに各々のグループは行方向に２個、列方向にｍ個の
2m個の小グループに分割されており、小グループ毎にワ
ード線がメモリセルに接続されている。従って、選択さ
れたワード線に接続されるメモリセルの数を減少させて
消費電力を低減することができる。また、ワード線を選
択する動作を、選択回路でワード線選択線を選択し、選
択されたワード線選択線に接続されたワード線を立ち上
げることで行うため、配線容量及び配線抵抗の増加を抑
制して動作速度を高速化することができる。さらに、選
択回路がブロックの両端に設けられ、ワード線選択線が
ブロックの両端からそれぞれ配線されていることで、ワ
ード線選択線の引き回しが容易で配線の自由度が高ま
り、チップサイズの縮小及び歩留まりの向上に寄与す
る。センスアンプの数を減少させるために複数のグルー
プ間に跨ってセンスアンプを共有した場合は、配線に必
要な領域が増大するが、ワード線選択線と選択回路を介
して同一の行選択線に接続されているメモリセルが共通
の入出力単位を形成するように同一のセンスアンプに接
続されることで、行方向に２個隣接し列方向にｍ個配置
された2m個の小グループからなる一つのグループが一つ
のセンスアンプに接続されているため、配線領域を縮小
し高速化及びチップサイズの縮小化を図ることができ
る。
さらに、ワード線選択線のうち、ｍ行に含まれるもの
が選択回路を介して一本の行選択線に接続されているの
で、ｍ行で行選択線を共有しており、選択回路が列方向
に近接して並ぶ必要がなく、列方向にチップサイズが縮
小される。
が選択回路を介して一本の行選択線に接続されているの
で、ｍ行で行選択線を共有しており、選択回路が列方向
に近接して並ぶ必要がなく、列方向にチップサイズが縮
小される。
（実施例） 以下、本発明の一実施例について図面を参照して説明
する。第１図に、第１の実施例による半導体記憶装置の
一行に含まれる構成を示す。第４図に示された従来の装
置と同様に、メモリセルが512行×512列に配置されてい
るが、８つのブロックに分割されており、一つのブロッ
ク内には64個のセルが存在する。
する。第１図に、第１の実施例による半導体記憶装置の
一行に含まれる構成を示す。第４図に示された従来の装
置と同様に、メモリセルが512行×512列に配置されてい
るが、８つのブロックに分割されており、一つのブロッ
ク内には64個のセルが存在する。
従来の装置と異なり、一ブロック内のワード線が、16
本のワード線W3011〜W3018及びW3021〜W3028に分割され
ている。各ワード線には４つのメモリセルが接続され、
一つの入出力I/O単位を構成する８つのメモリセル毎に
センスアンプSA311〜SA318が設けられている。そしてワ
ード線3011〜W3018はワード線選択線S301に接続され、
ワード線3021〜W3028はワード線選択線S302に接続され
ている。
本のワード線W3011〜W3018及びW3021〜W3028に分割され
ている。各ワード線には４つのメモリセルが接続され、
一つの入出力I/O単位を構成する８つのメモリセル毎に
センスアンプSA311〜SA318が設けられている。そしてワ
ード線3011〜W3018はワード線選択線S301に接続され、
ワード線3021〜W3028はワード線選択線S302に接続され
ている。
ワード線選択線S301及びS302は、デコーダDEC31及びD
EC32によってそれぞれ選択される。デコーダDEC31の入
力端には、行を選択する行線G301と、このブロックのう
ちの半分を選択するブロック選択線B301とが接続され、
出力端にはワード線選択線S301が接続されている。同様
にデコーダDEC32の入力端には行線G302とブロック選択
線B302が接続され、出力端にはワード線選択線S302が接
続されている。
EC32によってそれぞれ選択される。デコーダDEC31の入
力端には、行を選択する行線G301と、このブロックのう
ちの半分を選択するブロック選択線B301とが接続され、
出力端にはワード線選択線S301が接続されている。同様
にデコーダDEC32の入力端には行線G302とブロック選択
線B302が接続され、出力端にはワード線選択線S302が接
続されている。
行線G301が選択され、さらにブロック選択線B301が選
択されたとすると、デコーダDEC31によってワード線選
択線S301が選択される。これによりワード線W3011〜W30
18が選択されて、これに接続されたメモリセルのトラン
スファゲートが開く。
択されたとすると、デコーダDEC31によってワード線選
択線S301が選択される。これによりワード線W3011〜W30
18が選択されて、これに接続されたメモリセルのトラン
スファゲートが開く。
このように、メモリセルアレイを８つのブロックに分
割し、かつ個々のブロック内でワード線を複数に分割
し、入出力I/O単位毎にセンスアンプを配置すること
で、選択されるワード線に接続されたメモリセルの数を
減らすことができる。従って、データ線の配線容量の増
大やチップサイズの増大を招くことなく、低消費電力化
及び高速化を図ることができる。
割し、かつ個々のブロック内でワード線を複数に分割
し、入出力I/O単位毎にセンスアンプを配置すること
で、選択されるワード線に接続されたメモリセルの数を
減らすことができる。従って、データ線の配線容量の増
大やチップサイズの増大を招くことなく、低消費電力化
及び高速化を図ることができる。
この第１の実施例による装置と第６図に示された従来
の装置とを比較すると、従来の装置では一本のワード線
W101に32個のメモリセルが接続され、第１の実施例の装
置においてもワード線W3011〜W3018が接続されたワード
線選択線S301に同様に32個のメモリセルが接続されてい
るため、低消費電力化という点では同等である。またセ
ンスアンプの数は、共に８個のメモリセル毎に設けられ
ているため、第５図に示された装置と比較しセンスアン
プの数を減らすことができる。
の装置とを比較すると、従来の装置では一本のワード線
W101に32個のメモリセルが接続され、第１の実施例の装
置においてもワード線W3011〜W3018が接続されたワード
線選択線S301に同様に32個のメモリセルが接続されてい
るため、低消費電力化という点では同等である。またセ
ンスアンプの数は、共に８個のメモリセル毎に設けられ
ているため、第５図に示された装置と比較しセンスアン
プの数を減らすことができる。
第６図に示された装置では、センスアンプSA211〜SA2
18に共有化する上で必要なデータ線D201〜D208が第１の
実施例では不要である。代わりにワード線選択線S301〜
S302が必要ではあるが、この二本の配線に必要な領域は
十分に小さいため、チップサイズの縮小化が可能であ
る。
18に共有化する上で必要なデータ線D201〜D208が第１の
実施例では不要である。代わりにワード線選択線S301〜
S302が必要ではあるが、この二本の配線に必要な領域は
十分に小さいため、チップサイズの縮小化が可能であ
る。
以上のように本実施例によれば、低消費電力化、動作
速度の高速化、及びチップサイズの縮小化を同時に達成
することができる。
速度の高速化、及びチップサイズの縮小化を同時に達成
することができる。
次に、本発明による第２の実施例の構成を第２図に示
す。第１の実施例の比較し、デコーダDEC41とデコーダD
EC42とが、ブロックの両端に配置されている点が異なっ
ている。これに伴い、デコーダDEC41及びDEC42の入力端
にそれぞれ接続されるブロック選択線B401及びB402は、
ブロックの両端より配線されている。このように、デコ
ーダDEC41及びDEC42を列方向に並べないようにしたこと
で列方向のチップサイズを縮小することが可能となる。
またデコーダDEC41及びDEC42の配置、及びその出力線で
あるワード線選択線S401,S402の配線引き回しの困難さ
が解消される。これにより、ブロック内の中心部分の配
置が容易で、チップサイズの増大を招くことなく低消費
電力化、高速化、及び歩留まりの向上を図ることができ
る。
す。第１の実施例の比較し、デコーダDEC41とデコーダD
EC42とが、ブロックの両端に配置されている点が異なっ
ている。これに伴い、デコーダDEC41及びDEC42の入力端
にそれぞれ接続されるブロック選択線B401及びB402は、
ブロックの両端より配線されている。このように、デコ
ーダDEC41及びDEC42を列方向に並べないようにしたこと
で列方向のチップサイズを縮小することが可能となる。
またデコーダDEC41及びDEC42の配置、及びその出力線で
あるワード線選択線S401,S402の配線引き回しの困難さ
が解消される。これにより、ブロック内の中心部分の配
置が容易で、チップサイズの増大を招くことなく低消費
電力化、高速化、及び歩留まりの向上を図ることができ
る。
第３図は、本発明の第３の実施例の構成を示したもの
である。この実施例では、二行毎に一本の行選択線G501
が設けられている点に特徴がある。他の構成は、第２の
実施例と同様である。上段の行において、４つのメモリ
セル毎にワード線W5011〜W5018、W5021〜W5028が設けら
れ、下段の行にはワード線W5031〜W5038、W5041〜W5048
がそれぞれ設けられている。上段の行ではワード線W501
1〜W5018がワード線選択線S501に接続され、ワード線W5
021〜W5028がワード線選択線S502に接続されており、下
段の行においてワード線W5031〜W5038がワード線選択線
S503に接続され、ワード線W5041〜W5048がワード線選択
線S504に接続されている。
である。この実施例では、二行毎に一本の行選択線G501
が設けられている点に特徴がある。他の構成は、第２の
実施例と同様である。上段の行において、４つのメモリ
セル毎にワード線W5011〜W5018、W5021〜W5028が設けら
れ、下段の行にはワード線W5031〜W5038、W5041〜W5048
がそれぞれ設けられている。上段の行ではワード線W501
1〜W5018がワード線選択線S501に接続され、ワード線W5
021〜W5028がワード線選択線S502に接続されており、下
段の行においてワード線W5031〜W5038がワード線選択線
S503に接続され、ワード線W5041〜W5048がワード線選択
線S504に接続されている。
ワード線選択線S501は、行選択線G501とブロック選択
線B501より入力を与えられるデコーダDEC51により選択
され、ワード線選択線S502は行選択線G501とブロック選
択線B502より入力を与えられるデコーダDEC52によって
選択される。同様に、下段のワード線選択線S503はデコ
ーダDEC53によって選択され、ワード線選択線S504はデ
コーダDEC54によって選択される。そしてセンスアンプS
A511〜SA518は、上段及び下段の入出力I/O単位毎に、即
ち８個のメモリセル毎に設けられている。ここでビット
線を第１層の配線とすると、行選択線G501、ワード線選
択線S501〜S504を第２層の配線として形成することが可
能である。
線B501より入力を与えられるデコーダDEC51により選択
され、ワード線選択線S502は行選択線G501とブロック選
択線B502より入力を与えられるデコーダDEC52によって
選択される。同様に、下段のワード線選択線S503はデコ
ーダDEC53によって選択され、ワード線選択線S504はデ
コーダDEC54によって選択される。そしてセンスアンプS
A511〜SA518は、上段及び下段の入出力I/O単位毎に、即
ち８個のメモリセル毎に設けられている。ここでビット
線を第１層の配線とすると、行選択線G501、ワード線選
択線S501〜S504を第２層の配線として形成することが可
能である。
この実施例では、行選択線G501を二行で共有している
ためデコーダDEC51〜54を縮小させることができる。そ
して第２の実施例と同様に、デコーダDEC51〜DEC54をブ
ロックの両端に配置しているため、メモリセルのサイズ
縮小化に伴って配線ピッチが狭くデコーダの配置が困難
になった場合、あるいはブロック内のワード線の分割数
を増やした場合にも列方向の縮小化を図ることができ
る。
ためデコーダDEC51〜54を縮小させることができる。そ
して第２の実施例と同様に、デコーダDEC51〜DEC54をブ
ロックの両端に配置しているため、メモリセルのサイズ
縮小化に伴って配線ピッチが狭くデコーダの配置が困難
になった場合、あるいはブロック内のワード線の分割数
を増やした場合にも列方向の縮小化を図ることができ
る。
上述した実施例は一例であり、本発明を限定するもの
ではない。例えば、メモリセルアレイを分割するブロッ
クの数や、ブロック内のワード線の分割数は、装置によ
り任意に設定することができる。また本実施例では、選
択回路としてNOR回路から成るデコーダを用いている
が、ワード線選択線を選択し得るものであれば、他の構
成から成る回路を用いてもよい。
ではない。例えば、メモリセルアレイを分割するブロッ
クの数や、ブロック内のワード線の分割数は、装置によ
り任意に設定することができる。また本実施例では、選
択回路としてNOR回路から成るデコーダを用いている
が、ワード線選択線を選択し得るものであれば、他の構
成から成る回路を用いてもよい。
以上説明したように、本発明の半導体記憶装置によれ
ば、メモリセルアレイが複数のブロックに分割された各
々のブロックがＮ個の入出力単位のグループに分割さ
れ、さらに各グループが行方向に２個、列方向にｍ個の
小グループに分割され、小グループ毎に2mN本のワード
線がメモリセルに接続されているため、選択されたワー
ド線に接続されるメモリセルの数を減少させ消費電力を
低減することが可能である。また、ワード線の選択を、
選択回路でワード線選択線を選択しこのワード線選択線
に接続されたワード線を立ち上げることで行うため、配
線容量及び配線抵抗の増加を抑制し高速化を達成させ
る。さらに、選択回路がブロックの両端に設けられワー
ド線選択線がブロックの両端からそれぞれ配線されてい
るため、ワード線選択線の引き回しが容易で配線の自由
度が高く、チップサイズの縮小化及び歩留まりの向上が
可能である。さらには、ワード線選択線と選択回路を介
して同一の行選択線に接続されているメモリセルが同一
のセンスアンプに接続されており、複数のグループに跨
ってセンスアンプを共有する場合よりも配線領域が縮小
される。
ば、メモリセルアレイが複数のブロックに分割された各
々のブロックがＮ個の入出力単位のグループに分割さ
れ、さらに各グループが行方向に２個、列方向にｍ個の
小グループに分割され、小グループ毎に2mN本のワード
線がメモリセルに接続されているため、選択されたワー
ド線に接続されるメモリセルの数を減少させ消費電力を
低減することが可能である。また、ワード線の選択を、
選択回路でワード線選択線を選択しこのワード線選択線
に接続されたワード線を立ち上げることで行うため、配
線容量及び配線抵抗の増加を抑制し高速化を達成させ
る。さらに、選択回路がブロックの両端に設けられワー
ド線選択線がブロックの両端からそれぞれ配線されてい
るため、ワード線選択線の引き回しが容易で配線の自由
度が高く、チップサイズの縮小化及び歩留まりの向上が
可能である。さらには、ワード線選択線と選択回路を介
して同一の行選択線に接続されているメモリセルが同一
のセンスアンプに接続されており、複数のグループに跨
ってセンスアンプを共有する場合よりも配線領域が縮小
される。
第１図は本発明の第１の実施例による半導体記憶装置の
構成を示したブロック図、第２図は本発明の第２の実施
例による半導体記憶装置の構成を示したブロック図、第
３図は本発明の第３の実施例による半導体記憶装置の構
成を示したブロック図、第４図は従来の半導体記憶装置
におけるブロック分割を示した構成図、第５図は装置に
おける一行分の構成を示したブロック図、第６図は他の
従来の半導体記憶装置における一行分の構成を示したブ
ロック図である。 W3011〜W3018,W3021〜W3028,W4011〜W4018,W4021〜W402
8,W5011〜W5018,W5021〜W5028,W5031〜W5038,W5041〜W5
048……ワード線、S301,S302,S401,S402,S501,S502,S50
3,S504……ワード線選択線、G301,G401,G501……行選択
線、DEC31,DEC32,DEC41,DEC42,DEC51〜DEC54……デコー
ダ、SA,SA311〜SA318,SA411〜SA418,SA511〜SA518……
センスアンプ、B301,B302,B401,B402,B501〜B504……ブ
ロック選択線、51……メモリセル。
構成を示したブロック図、第２図は本発明の第２の実施
例による半導体記憶装置の構成を示したブロック図、第
３図は本発明の第３の実施例による半導体記憶装置の構
成を示したブロック図、第４図は従来の半導体記憶装置
におけるブロック分割を示した構成図、第５図は装置に
おける一行分の構成を示したブロック図、第６図は他の
従来の半導体記憶装置における一行分の構成を示したブ
ロック図である。 W3011〜W3018,W3021〜W3028,W4011〜W4018,W4021〜W402
8,W5011〜W5018,W5021〜W5028,W5031〜W5038,W5041〜W5
048……ワード線、S301,S302,S401,S402,S501,S502,S50
3,S504……ワード線選択線、G301,G401,G501……行選択
線、DEC31,DEC32,DEC41,DEC42,DEC51〜DEC54……デコー
ダ、SA,SA311〜SA318,SA411〜SA418,SA511〜SA518……
センスアンプ、B301,B302,B401,B402,B501〜B504……ブ
ロック選択線、51……メモリセル。
フロントページの続き (56)参考文献 特開 昭62−75996（ＪＰ，Ａ) 特開 昭63−86186（ＪＰ，Ａ) 特開 昭61−283162（ＪＰ，Ａ) 特開 平２−62780（ＪＰ，Ａ) 特開 昭59−155954（ＪＰ，Ａ)
Claims (1)
- 【請求項１】メモリセルがマトリクス状に配置され、複
数のブロックに分割され、前記各々のブロック内のメモ
リセルはＮ（Ｎは２以上の整数）個の入出力単位のグル
ープに分割され、前記各々のグループは行方向に２個、
列方向にｍ（ｍは１以上の整数）個の2m個の小グループ
に分割されているメモリセルアレイと、 前記各々のブロックにおいて、 前記各々の小グループごとにメモリセルに接続された2m
N本のワード線と、 前記各々のグループにおいて、複数の小グループのうち
同一行に含まれる小グループのうち１つおきのものに含
まれるメモリセルに接続された前記ワード線にそれぞれ
接続されたｍ本のワード線選択線と、 前記各々のブロックに含まれるｍ行を単位として選択す
る行選択線と、ブロックの選択及びブロックに含まれる
ｍ行のうちの一行の選択を行う2m本のブロック選択線と
に入力側を接続されており、出力側に接続された前記ワ
ード線選択線のうちの１本を選択する選択回路とを備
え、 前記選択回路は前記各々のブロックの両端に設けられ、
前記ワード線選択線をブロックの両端からそれぞれ配線
され、 前記ワード線選択線のうち、ｍ行に含まれるものが前記
選択回路を介して同一の行選択線に接続され、 前記ワード線選択線と前記選択回路を介して同一の行選
択線に接続されるメモリセルが、共通の入出力単位を形
成するように同一のセンスアンプに接続されることで、
行方向に２個隣接し列方向にｍ個配置された2m個の小グ
ループからなる一つのグループが一つのセンスアンプに
接続されることを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2153715A JP3058431B2 (ja) | 1990-06-12 | 1990-06-12 | 半導体記憶装置 |
| KR1019910009564A KR950009238B1 (ko) | 1990-06-12 | 1991-06-11 | 반도체 기억장치 |
| US07/713,530 US5263002A (en) | 1990-06-12 | 1991-06-12 | Semiconductor memory device and its topography |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2153715A JP3058431B2 (ja) | 1990-06-12 | 1990-06-12 | 半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH0444695A JPH0444695A (ja) | 1992-02-14 |
| JP3058431B2 true JP3058431B2 (ja) | 2000-07-04 |
Family
ID=15568519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2153715A Expired - Lifetime JP3058431B2 (ja) | 1990-06-12 | 1990-06-12 | 半導体記憶装置 |
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| Country | Link |
|---|---|
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| JP (1) | JP3058431B2 (ja) |
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| US5870574A (en) * | 1993-04-12 | 1999-02-09 | Silicon Graphics, Inc. | System and method for fetching multiple groups of instructions from an instruction cache in a RISC processor system for execution during separate cycles |
| JPH08273362A (ja) * | 1995-03-30 | 1996-10-18 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
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| US5883826A (en) * | 1996-09-30 | 1999-03-16 | Wendell; Dennis Lee | Memory block select using multiple word lines to address a single memory cell row |
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| KR100678089B1 (ko) * | 2001-10-25 | 2007-02-01 | 삼성전자주식회사 | 이중 대역 수신기의 고주파신호 수신회로 |
| US8190808B2 (en) | 2004-08-17 | 2012-05-29 | Rambus Inc. | Memory device having staggered memory operations |
| US7280428B2 (en) | 2004-09-30 | 2007-10-09 | Rambus Inc. | Multi-column addressing mode memory system including an integrated circuit memory device |
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| US20070260841A1 (en) | 2006-05-02 | 2007-11-08 | Hampel Craig E | Memory module with reduced access granularity |
| US9268719B2 (en) | 2011-08-05 | 2016-02-23 | Rambus Inc. | Memory signal buffers and modules supporting variable access granularity |
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| US9183906B2 (en) | 2012-10-02 | 2015-11-10 | International Business Machines Corporation | Fine granularity power gating |
| CN111863068B (zh) | 2020-06-29 | 2023-01-20 | 上海兆芯集成电路有限公司 | 存储器装置和存储器装置的操作方法 |
Family Cites Families (9)
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|---|---|---|---|---|
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| JPS60234295A (ja) * | 1984-05-04 | 1985-11-20 | Fujitsu Ltd | 半導体記憶装置 |
| JPS61283162A (ja) * | 1985-06-10 | 1986-12-13 | Nippon Denso Co Ltd | 半導体記憶装置 |
| JPS6275996A (ja) * | 1985-09-27 | 1987-04-07 | Toshiba Corp | 半導体記憶装置 |
| JPS6386186A (ja) * | 1986-09-30 | 1988-04-16 | Toshiba Corp | 半導体記憶装置 |
| JPS63200391A (ja) * | 1987-02-16 | 1988-08-18 | Toshiba Corp | スタテイツク型半導体メモリ |
| JPH0766666B2 (ja) * | 1988-08-29 | 1995-07-19 | 三菱電機株式会社 | 半導体記憶装置 |
| JPH02156497A (ja) * | 1988-12-07 | 1990-06-15 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5150330A (en) * | 1990-01-24 | 1992-09-22 | Vlsi Technology, Inc. | Interblock dispersed-word memory architecture |
-
1990
- 1990-06-12 JP JP2153715A patent/JP3058431B2/ja not_active Expired - Lifetime
-
1991
- 1991-06-11 KR KR1019910009564A patent/KR950009238B1/ko not_active IP Right Cessation
- 1991-06-12 US US07/713,530 patent/US5263002A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0444695A (ja) | 1992-02-14 |
| KR920001545A (ko) | 1992-01-30 |
| US5263002A (en) | 1993-11-16 |
| KR950009238B1 (ko) | 1995-08-18 |
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