JPS6154097A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置技術さらには大容量ＲＡＭ
　（ランダムアクセス・メモリ）に適用して特に有効な
技術に関するもので、たとえば、スタチックＲＡＭに利
用して有効な技術に関するものである。

〔背景技術〕

例えば、１９８２年４月１２日発刊の日経エレクトロニ
クス１５９〜２７３真に記載されているＣ−ＭＯ３型ス
タチックＲＡＭは、一般に１次のように構成されている
。

すなわち、行と列のマトリックス状に配列された多数の
記憶セルをワード線によって行方向に選択する０選択さ
れた行内の記憶セルは、すべてデータ線に接続される。

このとき、同時にデータ線を選択することにより、その
選択ワード線と選択データ線の交差個所にある記憶セル
が選択されるようになっている。

ところで、この種の記憶装置では、記憶容量が増大する
にともなって、データ線に行単位で同時に接続される記
憶セルの数が多くなると、各記憶セルごとにデータ線と
該記憶セルとの間に流れる直流電流の総量が無視できな
くなって、これが記憶装置全体の消費電力を増大させる
大きな原因となってくる。

そこで、第３図に示すように、記憶マットを複数の記憶
マットＭｌ　１．Ｍｌ　２．Ｍｌ　３．Ｍｌ４に分割し
、これにより１本のワード線Ｗ上に沿う記憶セル１の数
を少なくして、データ線に同時に接続される記憶セル１
の数を少なくする、という技術が提供されている。

しかしながら、かかる技術にあっては、２つの記憶マッ
トごとに１つの行デコーダを配置しなければならず、こ
のために半導体チップサイズの必要面積サイズが大幅に
増大してしまう、という問題点が生じるということが本
発明者らによって明らかとされた。

例えば、第３図に示した例のよいに、４分割された記憶
マットＭｌｌ−Ｍ１４に対しては、少なくとも２つの行
デコーダ１１．１２が必要となり、これが半導体チップ
の必要面積サイズを増大させる大きな原因となる。

〔発明の目的〕

この発明の目的は、チップサイズの大幅な増大を必要と
せず、データ線に同時に接続される記憶セルの数を減ら
して、記憶装置全体の消費電力の増大を少なくすること
ができるようにした半お体記憶装置技術を提供するもの
である。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては１本明細書の記述および添附図面から明かにな
るであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、記憶セルとデータ線を接続するトランスファ
ーゲートを二重にするとともに、その一方を行方向から
の選択によって導通させ、その他方を列方向からの選択
によって導通させる記憶セルの数を減らして、記憶装置
全体の消費電力の増大を少なくする、という目的を達成
するものである。

〔実施例〕

以下、この発明の代表的な実施例を図面を参照しながら
説明する。

なお、図面において同一符号同一あるいは相当部分を示
す。

第１図は、この発明の一実施例による半導体記憶装置の
概略構成を示す。

第２図は、第１図に示した半導体記憶装置の要部を示す
。

先ず、第１図に示す半導体記憶装置はスタチックＲＡＭ
として構成され、一部にバイポーラ素子を用いたＣ−Ｍ
Ｏ８回路によって構成されている。

同図に示す半導体記憶装置は、先ず、多数の記憶セル１
が行と列のマトリックス状に配列されてなる記憶マット
Ｍｌ、この記憶マットＭ１内の記憶セルを行方向および
列方向から選択する第１ワジ ド腺Ｗ１およびデータ線Ｄ、上記第１ワードＬＡｗ１を
選択・駆動する行デコーダ２．上記データ線Ｄｔ＆選択
する列デコーダ３．センス回路ＳＡＩ〜ＳＡ４などを有
する。

行デコーダ２は、外部から与えられるアドレス信号に基
づいて択一的な行選択信号Ｘｍを出力する。この行選択
信号Ｘｍによって、記憶マットＭｌ内に行方向に布線さ
れた複数の第１ワード線Ｗ１の中の１本が選択・駆動さ
れる。

また１列デコーダ３は、外部から与えられるアドレス信
号に基づいて択一的な列選択信号Ｙｎを出力する。この
列選択信号Ｙｎによって、記憶マットＭ１内に列方向に
布線された複数のデータ数りの中の１対が選択される。

これにより、その選択ワード線Ｗ１と選択データ線りの
交差個所に位置する１つの記憶セル１が選択される。こ
の選択記憶セル１は、選択データ線りを介して上記セン
ス回路ＳＡＩ〜ＳＡ４の中の１つに接続される。

これにより、その記憶セル１の記憶内容が検出されて読
出される。

センス回路ＳＡＩ〜ＳＡ４は複数のデータ線ごとに設け
られ、列デコーダ３によって択一的に選択・駆動される
０列デコーダ３は、上記センス回路５ＡＹ−３Ａ４を択
一的に選択するための信号Ｙ１〜Ｙ４を出力する。この
センス回路選択信号Ｙ１〜Ｙ４は、上記列選択信号Ｙｎ
をデコードする途中の段階から得ることができる。

上行選択信号Ｘｍおよび上記センス回路選択信号Ｙ１〜
Ｙ４はそれぞれ、高駆動力のドライバ２１．３１を介し
て出力される。ドライバ２１゜３１は詳細な図示を省略
するが、Ｃ−ＭＯ８電界効果トランジスタとバイポーラ
トランジスタを用いて構成され、その出力段側にバイポ
ーラトランジスタを配置することによって大きな電流駆
動力が得られるようになっている。　　。

また、上記第１ワード線Ｗ１に加えて、第２ワード線Ｗ
２が布線されている。この第２ワード線Ｗ２は各行ごと
に布線されている。さらに、上記センス回路ＳＡＩ〜Ｓ
Ａ４に対応すべく各行内にそれぞれ複数に分割されてい
る。この第２ワード線Ｗ２は複数の列ごとにまとめられ
る。そして。

各列群ごとに、上記センス回路選択（３号Ｙ１〜Ｙ４に
よって列側から択一的に選択・駆動されるようになって
いる。つまり、上記第２ワード線Ｗ２は、上記センス回
路ＳＡＩ〜ＳＡ４と同様に。

複数の列データ線りごとに１本ずつ設けられている。

次１；、第２図は、上記記憶セルｌの付近を取出して示
す。

上記記憶マットＭｌ内の各記憶セルはそれぞれ。

１対のＭＯ８ｆｆｉ界効果トランジスタｍｌ、ｍ２と１
対の負荷抵抗Ｒ１，Ｒ２からなる記憶回路と。

この記憶回路のデータ端子とデータａＤとの間に介在す
るトランスファーゲートｍ３．ｍ４＋　ｍ５＋ｍ６を有
する。各トランスファーゲートｍ３〜ｍ６はそれぞれＭ
ＯＳｆｆ１界効果トランジスタによって形成されている
。

ここで、各記憶セル１のデータ端子とデータ線りとの間
にはそれぞれ、２つずつのトランスファーゲートｍ３．
ｍ４とｍ５．ｍ６が直列に介在させられている。つまり
、トランスファーゲートが二重に設けられている。そし
て、一方のトランスファーゲートｍ３．ｍ４が上記第１
ワード線Ｗ１を介して行方向から、他方のトランスファ
ーゲートｍ５．ｍ６が上記第２ワード腺Ｗ２を介して列
方向からそれぞれ選択されて導通駆動されるようになっ
ている。

次に動作について説明する。

第１図および第２図において、いずれか１本の第１ワー
ド線Ｗ１が選択・駆動されると、この選択・駆動された
ワードｉＷｌ上に沿うすべての記憶セル１の各一方のト
ランスファーゲートｍ　３　。

ｍ４がそれぞれ導通する。これと同時に、いずれか１対
のデータ線りが選択される。また、このデータ＃Ｄの選
択にともなって、該選択データ！／ｌＡＤが属する列群
内のセンス回路（ＳＡＩ〜ＳＡ４の中の１つ）が選択さ
れて動作させられる。さらに、このセンス回路の選択と
同時に、分割して布線された複数の第２ワード線Ｗ２の
うち、上記選択データ線りに屈する列群内に布線された
第２ワード線だけが選択・駆動される。これにより、上
記選択第１ワード線Ｗｌ上に沿う多数の記憶セルｌのう
ち、上記選択データ線りが属する列群内に位置する記憶
セルｌの各他方のトランスファーゲー１−ｍ５．ｍ６だ
けが導通する。つまり、選択データ線りの周囲の複数の
記憶セル１だけが二重のトランスファーゲートｍ３〜ｍ
６を介してデータ線りに接続される。このデータ線りに
接続された複数の記憶セル１のうち、選択データａＤに
接続された１の記憶セルだけが選択される。そして、こ
の選択記憶セルの記憶内容が上記選択センス回路（ＳＡ
Ｉ−ＳＡ４の中の１つ）によって検出されて読出される
。

以上のようにして、１つの大きな記憶マットＭ１が複数
の記憶マットＭｌｌ〜Ｍ１４に分割されて動作させられ
、１つの分割記憶マント内の記憶マット内の記憶セルだ
けがデータａＤに接続される。これにより、データ線り
に同時に接続される記憶セル１の数を少なくして、デー
タ線Ｓと記憶セル１との間に流れる直流電流の総量を少
なくすることができる。この結果、記憶装置全体として
の消費電力を少なくすることができる。　　　−また、
記憶マットＭｌを複数のマットＭｌｌ〜Ｍ１４に分割し
て動作させるものの、その分割マットＭｌｌ〜Ｍ１４に
対する行デコーダ２は分割する必要がない１行デコーダ
２は、記憶マットＭ１を分割しないで動作させる場合の
構成および配置のままでよい、これにより、半導体チッ
プの必要面積サイズの増大を防ぐことができる。

〔効果〕

（１）各記憶セルのデータ端子とデータ線との間にそれ
ぞれ２つずつのトランスフアゲ−１−を直列に介在させ
るとともに、上記ワード線を第１ワード線と第２ワード
線の２系統に分けて設け、一方のトランスファーゲート
を第１ワード線を介して、他方のトランスファーゲート
を第２ワード線を介してそれぞれ導通駆動するようにし
、さらに第１ワード線を行側から選択・駆動するととも
に、第２ワード線を列側から選択・駆動するようにした
ことにより、半導体チップサイズの大幅な増大を必要と
せずに、データ線に同時に接続される記憶セルの数を減
らして、記憶装置全体の？ｔ’ｌ費′エカの増大を少な
くすることができる、という効果が得られる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない６例えば、上記トラン
スファーゲー１〜は片側だけを二重してもよい、この場
合、他の片側から直流電流が流れるが、それでもかなり
の量の消費電力の節減効果を得ることができる。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるスタチックＲＡＭ技
術に適用した場合について説明したが、それに限定され
るものではなく、例えば、スタチックＲＯＭ　（続出専
用記憶装置）などにも適用できる６少なくともワード線
とデータ線とによって記憶セルを選択する条件のものに
は適用できる。

【図面の簡単な説明】

第１図はこの発明の一実施例による半導体記憶装置の概
略構成を示す図、 第２図はこの発明の一実施例による半導体記憶装置の要
部を示す回路図。 第３図は従来の半導体記憶装置の構成の一例を示す図で
ある。 １・・・記憶セル、Ｍｌ・・・記憶マット、２・・・行
デコーダ、３・・・列デコーダ、Ｗｌ・・・第１ワード
線、Ｗｌ・・・第２ワード線、２１．３１・・・ワード
線ドライバ、Ｄ・・・データ線、ＳＡＩ〜ＳＡ４・・・
センス回路、Ｘｍ・・・行選択信号、Ｙｎ・・・列選択
信号１ｍ１゜ｍ２・・・記憶セルを構成するＭＯ３電界
効トランジスタ、ｍ３〜ｍ６・・・トランスファーゲー
ト、Ｒ１゜Ｒ２・・・記憶セルを構成する負荷抵抗、Ｙ
１〜Ｙ４・・・センス回路選択信号。 第 ３　　図

Claims (1)

1. 【特許請求の範囲】 １、多数の記憶セルが行と列のマトリックス状に配列さ
   れてなる記憶マットと、この記憶マット内の記憶セルを
   行方向および列方向から選択するワード線およびデータ
   線と、上記ワード線を選択・駆動する行デコーダと、上
   記データ線を選択する列デコーダを有する一方、上記記
   憶マット内の各記憶セルはそれぞれ、そのデータ端子と
   上記データ線との間に介在するトランスファーゲートを
   有し、このトランスファーゲートが上記ワード線を介し
   て行単位で選択的に導通駆動されると同時に上記データ
   線が列単位で選択されることによって任意の記憶セルが
   選択されるように構成された半導体記憶装置であって、
   各記憶セルのデータ端子とデータ線との間にそれぞれ２
   つずつのトランスファーゲートを直列に介在させるとと
   もに、上記ワード線を第１ワード線と第２ワード線の２
   系統に分けて設け、一方のトランスファーゲートを第１
   ワード線を介して、他方のトランスファーゲートを第２
   ワード線を介してそれぞれ導通制御するようにし、さら
   に第１ワード線を上記行側から選択・駆動するとともに
   、第２ワード線を列側から選択・駆動するようにしたこ
   とを特徴とする半導体記憶装置。 ２、上記第２ワード線が複数列のデータ線ごとに１本ず
   つ設けられていることを特徴とする特許請求の範囲第１
   項記載の半導体記憶装置。