JPH07111088A - 半導体メモリ集積回路装置 - Google Patents
半導体メモリ集積回路装置Info
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- JPH07111088A JPH07111088A JP5253865A JP25386593A JPH07111088A JP H07111088 A JPH07111088 A JP H07111088A JP 5253865 A JP5253865 A JP 5253865A JP 25386593 A JP25386593 A JP 25386593A JP H07111088 A JPH07111088 A JP H07111088A
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Abstract
(57)【要約】
【目的】アドレスデコーダの回路素子数を低減すると共
に動作時間を短縮する。 【構成】メモリセルＭＣ１１〜ＭＣｍｎのアクセス用の
トランジスタを、アドレス信号Ａ１〜ＡＫを２つの部分
に分割しこれら２つの部分それぞれと対応する２つのト
ランジスタＱ３，Ｑ５／Ｑ４，Ｑ６の直列回路とする。
分割された部分のアドレス信号Ａ１〜ＡＭ，Ａ（Ｍ＋
１）〜Ａ（Ｍ＋Ｎ）＝ＡＫそれぞれをデコードしこれら
２つのデコード出力それぞれの１つずつを互いに異なる
ように組合せてメモリセルＭＣ１１〜ＭＣｍｎに供給し
これらメモリセルの対応するアクセス用のトランジスタ
Ｑ３，Ｑ５／Ｑ４，Ｑ６をオン，オフする２つのアドレ
スデコーダ１，２を設ける。
に動作時間を短縮する。 【構成】メモリセルＭＣ１１〜ＭＣｍｎのアクセス用の
トランジスタを、アドレス信号Ａ１〜ＡＫを２つの部分
に分割しこれら２つの部分それぞれと対応する２つのト
ランジスタＱ３，Ｑ５／Ｑ４，Ｑ６の直列回路とする。
分割された部分のアドレス信号Ａ１〜ＡＭ，Ａ（Ｍ＋
１）〜Ａ（Ｍ＋Ｎ）＝ＡＫそれぞれをデコードしこれら
２つのデコード出力それぞれの１つずつを互いに異なる
ように組合せてメモリセルＭＣ１１〜ＭＣｍｎに供給し
これらメモリセルの対応するアクセス用のトランジスタ
Ｑ３，Ｑ５／Ｑ４，Ｑ６をオン，オフする２つのアドレ
スデコーダ１，２を設ける。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ集積回路装
置に関する。
置に関する。
【０００２】
【従来の技術】行，列マトリクス状に配列された複数の
メモリセルを含む半導体メモリ集積回路装置において、
メモリ要領が小さく、行（ワード）を選択するためのア
ドレス信号のビット数が小さい場合には、上記アドレス
信号をデコードして行を選択するアドレスデコーダは１
つの場合が多い。しかし、メモリ要領が大きくなりアド
レス信号のビット数も大きくなると、アドレスデコーダ
の回路素子（トランジスタ）数がビット数に応じて指数
関数的に増大するため、このアドレスデコーダをプリデ
コーダとデコーダとに分割して回路素子数を低減する手
法が多く採用されている。メモリ容量とアドレス信号の
ビット数とが小さく１つのアドレスデコーダ方式を採用
した場合の従来の半導体メモリ集積回路装置の一例（第
１の例）を図２に示す。
メモリセルを含む半導体メモリ集積回路装置において、
メモリ要領が小さく、行（ワード）を選択するためのア
ドレス信号のビット数が小さい場合には、上記アドレス
信号をデコードして行を選択するアドレスデコーダは１
つの場合が多い。しかし、メモリ要領が大きくなりアド
レス信号のビット数も大きくなると、アドレスデコーダ
の回路素子（トランジスタ）数がビット数に応じて指数
関数的に増大するため、このアドレスデコーダをプリデ
コーダとデコーダとに分割して回路素子数を低減する手
法が多く採用されている。メモリ容量とアドレス信号の
ビット数とが小さく１つのアドレスデコーダ方式を採用
した場合の従来の半導体メモリ集積回路装置の一例（第
１の例）を図２に示す。
【０００３】この例は、アドレス信号が３ビットの場合
であり、アドレス信号（Ａ１，Ａ２，Ａ３）のそれぞれ
のビットの真補の信号を出力するバッファ増幅器Ｂ１〜
Ｂ３、及びこれらバッファ増幅器Ｂ１〜Ｂ３の出力信号
のうちのそれぞれの１つを組合わせて入力する３入力の
ＡＮＤゲートＧ１〜Ｇ８を備えアドレス信号Ａ１〜Ａ３
に従ってワード選択信号ＷＳ１〜ＷＳ８のうちの１つを
選択レベルとするアドレスデコーダ１ｘと、対をなす第
１及び第２のビット線と、ワード選択信号ＷＳ１〜ＷＳ
８それぞれと対応して設けられ、ドライブ用のＮチャネ
ル型のトランジスタＱ１，Ｑ２と負荷抵抗Ｒ１，Ｒ２と
を含みフリップフロップ回路型に形成された記憶回路、
及びこの記憶回路の２つの記憶ノード（トランジスタＱ
１，Ｑ２のドレイン）の一方とビット線ＢＬ１との間、
他方とビット線ＢＬ２との間にそれぞれ接続されて対応
するワード選択信号によりオン，オフするアクセス用の
Ｎチャネル型のトランジスタＱ３，Ｑ４をそれぞれ備え
トランジスタＱ３，Ｑ４がオンのときビット線ＢＬ１，
ＢＬ２との間でデータの授受を行うスタティック型の複
数のメモリセルＭＣ１ｘ〜ＭＣ８ｘと、それぞれソース
及びゲートに電源電圧Ｖｃｃを受けドレインをビット線
ＢＬ１，ＢＬ２と対応接続するＰチャネル型のトランジ
スタＱ３１，Ｑ３２を備えアクセス用のトランジスタＱ
３，Ｑ４がオン（選択状態）のときドライバ用のトラン
ジスタＱ１，Ｑ２のオン，オフに応じてビット線ＢＬ
１，ＢＬ２のデータのレベル（電位）を決定する負荷回
路３と、転送されたビット線ＢＬ１，ＢＬ２間の電位差
を増幅して出力（ＤＴｏ）するセンス増幅器５と、デー
タ転送信号ＴＧに従ってビット線ＢＬ１，ＢＬ２の電位
をセンス増幅器５に転送するデータ転送回路４とを有す
る構成となっている。
であり、アドレス信号（Ａ１，Ａ２，Ａ３）のそれぞれ
のビットの真補の信号を出力するバッファ増幅器Ｂ１〜
Ｂ３、及びこれらバッファ増幅器Ｂ１〜Ｂ３の出力信号
のうちのそれぞれの１つを組合わせて入力する３入力の
ＡＮＤゲートＧ１〜Ｇ８を備えアドレス信号Ａ１〜Ａ３
に従ってワード選択信号ＷＳ１〜ＷＳ８のうちの１つを
選択レベルとするアドレスデコーダ１ｘと、対をなす第
１及び第２のビット線と、ワード選択信号ＷＳ１〜ＷＳ
８それぞれと対応して設けられ、ドライブ用のＮチャネ
ル型のトランジスタＱ１，Ｑ２と負荷抵抗Ｒ１，Ｒ２と
を含みフリップフロップ回路型に形成された記憶回路、
及びこの記憶回路の２つの記憶ノード（トランジスタＱ
１，Ｑ２のドレイン）の一方とビット線ＢＬ１との間、
他方とビット線ＢＬ２との間にそれぞれ接続されて対応
するワード選択信号によりオン，オフするアクセス用の
Ｎチャネル型のトランジスタＱ３，Ｑ４をそれぞれ備え
トランジスタＱ３，Ｑ４がオンのときビット線ＢＬ１，
ＢＬ２との間でデータの授受を行うスタティック型の複
数のメモリセルＭＣ１ｘ〜ＭＣ８ｘと、それぞれソース
及びゲートに電源電圧Ｖｃｃを受けドレインをビット線
ＢＬ１，ＢＬ２と対応接続するＰチャネル型のトランジ
スタＱ３１，Ｑ３２を備えアクセス用のトランジスタＱ
３，Ｑ４がオン（選択状態）のときドライバ用のトラン
ジスタＱ１，Ｑ２のオン，オフに応じてビット線ＢＬ
１，ＢＬ２のデータのレベル（電位）を決定する負荷回
路３と、転送されたビット線ＢＬ１，ＢＬ２間の電位差
を増幅して出力（ＤＴｏ）するセンス増幅器５と、デー
タ転送信号ＴＧに従ってビット線ＢＬ１，ＢＬ２の電位
をセンス増幅器５に転送するデータ転送回路４とを有す
る構成となっている。
【０００４】なお、図２にはメモリセルＭＣ１ｘ〜ＭＣ
８ｘの一列しか表示されていないが、通常は同様のメモ
リセル列を、１ワードを構成するビット数分備えてお
り、各メモリセル列の同一ワードと対応するメモリセル
が同一のワード選択信号によって選択される。
８ｘの一列しか表示されていないが、通常は同様のメモ
リセル列を、１ワードを構成するビット数分備えてお
り、各メモリセル列の同一ワードと対応するメモリセル
が同一のワード選択信号によって選択される。
【０００５】この例のアドレスデコーダ１ｘでは、アド
レス信号の３ビットＡ１，Ａ２，Ａ３の“１”，“０”
の組合せによって選択可能な８つ（２3 ）のワード選択
信号ＷＳ１〜ＷＳ８のうちの１つを選択レベルとして対
応するメモリセルを選択状態とする。このアドレスデコ
ーダ１ｘには、ワード選択信号ＷＳ１〜ＷＳ８それぞれ
と対応して、アドレス信号のビット数と同数の入力を持
つＡＮＤゲート（Ｇ１〜Ｇ８）が設けられている。
レス信号の３ビットＡ１，Ａ２，Ａ３の“１”，“０”
の組合せによって選択可能な８つ（２3 ）のワード選択
信号ＷＳ１〜ＷＳ８のうちの１つを選択レベルとして対
応するメモリセルを選択状態とする。このアドレスデコ
ーダ１ｘには、ワード選択信号ＷＳ１〜ＷＳ８それぞれ
と対応して、アドレス信号のビット数と同数の入力を持
つＡＮＤゲート（Ｇ１〜Ｇ８）が設けられている。
【０００６】この例のように、２つのアドレスデコーダ
で全てのワード選択信号のうちの１うを選択レベルとす
る構成では、各ワード選択信号と対応してＡＮＤゲート
が設けられ、かつＡＮＤゲートへの入力アドレス信号数
はアドレス信号のビット数と同数であるので、アドレス
信号のビット数が多くなると、前述したように、アドレ
スデコーダを構成する回路素子（トランジスタ）数は指
数関数的に増大する。そこで、アドレス信号のビット数
が多い場合にはアドレスデコーダをプリデコーダとデコ
ーダとに分割し回路素子数を低減する手法が一般的に採
用されている。
で全てのワード選択信号のうちの１うを選択レベルとす
る構成では、各ワード選択信号と対応してＡＮＤゲート
が設けられ、かつＡＮＤゲートへの入力アドレス信号数
はアドレス信号のビット数と同数であるので、アドレス
信号のビット数が多くなると、前述したように、アドレ
スデコーダを構成する回路素子（トランジスタ）数は指
数関数的に増大する。そこで、アドレス信号のビット数
が多い場合にはアドレスデコーダをプリデコーダとデコ
ーダとに分割し回路素子数を低減する手法が一般的に採
用されている。
【０００７】アドレスデコーダをプリデコーダとデコー
ダとに分割した半導体メモリ集積回路装置の一例（第２
の例）を図３に示す。
ダとに分割した半導体メモリ集積回路装置の一例（第２
の例）を図３に示す。
【０００８】この例は、バッファ増幅器Ｂ１，Ｂ２及び
ＡＮＤゲートＧ１１〜Ｇ１４を備えＫビットのアドレス
信号Ａ１，Ａ２〜ＡＫの２ビットずつをデコードするＫ
／２個の２−４デコーダ６１を含むプリデコーダ６と、
Ｋ／２個の２−４デコーダ６１それぞれの１出力の組合
せのＡＮＤ処理を行い、ワード選択信号ＷＳ１〜ＷＳ２
K を出力するＡＮＤゲートＡＧ１〜ＡＧ２K を含むデコ
ーダ７と、第１の例と同一構成で対応するワード選択信
号（ＷＳ１〜ＷＳ２K ）により選択される２K個のメモ
リセルＭＣ１ｘ〜ＭＣ２K ｘとを有する構成となってい
る。
ＡＮＤゲートＧ１１〜Ｇ１４を備えＫビットのアドレス
信号Ａ１，Ａ２〜ＡＫの２ビットずつをデコードするＫ
／２個の２−４デコーダ６１を含むプリデコーダ６と、
Ｋ／２個の２−４デコーダ６１それぞれの１出力の組合
せのＡＮＤ処理を行い、ワード選択信号ＷＳ１〜ＷＳ２
K を出力するＡＮＤゲートＡＧ１〜ＡＧ２K を含むデコ
ーダ７と、第１の例と同一構成で対応するワード選択信
号（ＷＳ１〜ＷＳ２K ）により選択される２K個のメモ
リセルＭＣ１ｘ〜ＭＣ２K ｘとを有する構成となってい
る。
【０００９】この第２の例では、まずプリデコーダ６の
２−４デコーダ６１でアドレス信号２ビットずつを４出
力にデコードし、デコーダ７で、Ｋ／２個の各２−４デ
コーダ６１の１出力を結合せた信号のＡＮＤ処理を行っ
てワード選択信号ＷＳ１〜ＷＳ２K を生成する。
２−４デコーダ６１でアドレス信号２ビットずつを４出
力にデコードし、デコーダ７で、Ｋ／２個の各２−４デ
コーダ６１の１出力を結合せた信号のＡＮＤ処理を行っ
てワード選択信号ＷＳ１〜ＷＳ２K を生成する。
【００１０】この第２の例において、アドレスデコーダ
（プリデコーダ６及びデコーダ７）を構成する回路素子
数を、バッファ増幅器Ｂ１１，Ｂ１２を除きかつＡＮＤ
ゲートの入力トランジスタのみを対象として計算する
と、プリデコーダ６では２×４×（Ｋ／２）、デコーダ
７では（Ｋ／２）×２K となる。同様に図２の第１の例
でアドレス信号のビット数をＫとした場合には、Ｋ×２
K となる。従って、Ｋ＝３のときは２４個の同数、Ｋ＝
４のときは第１の例が６４個に対し第２の例が４８個、
Ｋ＝８のとき同様に２０４８個に対し１０４８個、Ｋ＝
１０のとき１０２４０個に対し５１６０個となりアドレ
ス信号を４ビット以上とした場合、第２の例の方が第１
の例より回路素子数を低減することができる。
（プリデコーダ６及びデコーダ７）を構成する回路素子
数を、バッファ増幅器Ｂ１１，Ｂ１２を除きかつＡＮＤ
ゲートの入力トランジスタのみを対象として計算する
と、プリデコーダ６では２×４×（Ｋ／２）、デコーダ
７では（Ｋ／２）×２K となる。同様に図２の第１の例
でアドレス信号のビット数をＫとした場合には、Ｋ×２
K となる。従って、Ｋ＝３のときは２４個の同数、Ｋ＝
４のときは第１の例が６４個に対し第２の例が４８個、
Ｋ＝８のとき同様に２０４８個に対し１０４８個、Ｋ＝
１０のとき１０２４０個に対し５１６０個となりアドレ
ス信号を４ビット以上とした場合、第２の例の方が第１
の例より回路素子数を低減することができる。
【００１１】
【発明が解決しようとする課題】上述した従来の半導体
メモリ集積回路装置は、第１の例では、１つのアドレス
デコーダ１ｘによりメモリセル列のうちの１つのメモリ
セルを選択する構成となっているので、アドレス信号の
ビット数が増加するとアドレスデコーダ１ｘの回路素子
数が指数関数的に増加しその占有面積が増大するという
欠点と、１つのＡＮＤゲートに流れ込む電流が増大する
ため動作時間が長くなるという欠点があり、第２の例で
は、アドレスデコーダをプリデコーダ６及びデコーダ７
に分割した構成となっているので、アドレスデコーダの
回路素子数は低減されるものの、プリデコーダ６の出力
信号をデコーダ７でデコードするため、デコード処理が
２段階となり動作時間か長くなるという欠点がある。
メモリ集積回路装置は、第１の例では、１つのアドレス
デコーダ１ｘによりメモリセル列のうちの１つのメモリ
セルを選択する構成となっているので、アドレス信号の
ビット数が増加するとアドレスデコーダ１ｘの回路素子
数が指数関数的に増加しその占有面積が増大するという
欠点と、１つのＡＮＤゲートに流れ込む電流が増大する
ため動作時間が長くなるという欠点があり、第２の例で
は、アドレスデコーダをプリデコーダ６及びデコーダ７
に分割した構成となっているので、アドレスデコーダの
回路素子数は低減されるものの、プリデコーダ６の出力
信号をデコーダ７でデコードするため、デコード処理が
２段階となり動作時間か長くなるという欠点がある。
【００１２】本発明の目的は、アドレスデコーダの回路
素子数を低減すると共に、動作時間を短縮することがで
きる半導体メモリ集積回路装置を提供することにある。
素子数を低減すると共に、動作時間を短縮することがで
きる半導体メモリ集積回路装置を提供することにある。
【００１３】
【課題を解決するための手段】本発明の半導体メモリ集
積回路装置は、データを伝達するビット線と、Ｋビット
のアドレス信号をそれぞれ所定ビット数の複数の部分に
分割しこの分割された複数の部分それぞれと対応し前記
ビット線と記憶ノードとの間に直列接続された複数のア
クセストランジスタをそれぞれ備えこれら複数のアクセ
ストランジスタが同時にオンのとき前記ビット線との間
でデータの授受を行う２K 個のメモリセルと、前記Ｋビ
ットのアドレス信号の分割された複数の部分のアドレス
信号それぞれをデコードしこれら複数の部分のデコード
された信号をそれぞれの部分から１つずつ互いに異なる
組合わせとなるように取り出して前記２K 個のメモリセ
ルに配分供給しこれらメモリセルの対応するアクセスト
ランジスタをオン，オフさせる複数のアドレスデコーダ
とを有している。
積回路装置は、データを伝達するビット線と、Ｋビット
のアドレス信号をそれぞれ所定ビット数の複数の部分に
分割しこの分割された複数の部分それぞれと対応し前記
ビット線と記憶ノードとの間に直列接続された複数のア
クセストランジスタをそれぞれ備えこれら複数のアクセ
ストランジスタが同時にオンのとき前記ビット線との間
でデータの授受を行う２K 個のメモリセルと、前記Ｋビ
ットのアドレス信号の分割された複数の部分のアドレス
信号それぞれをデコードしこれら複数の部分のデコード
された信号をそれぞれの部分から１つずつ互いに異なる
組合わせとなるように取り出して前記２K 個のメモリセ
ルに配分供給しこれらメモリセルの対応するアクセスト
ランジスタをオン，オフさせる複数のアドレスデコーダ
とを有している。
【００１４】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１５】図１は本発明の一実施例を示す回路図であ
る。
る。
【００１６】この実施例は、データを伝達する第１及び
第２のビット線ＢＬ１，ＢＬ２と、ドライブ用Ｎチャネ
ル型のトランジスタＱ１，Ｑ２と負荷抵抗Ｒ１，Ｒ２と
を含みフリップフロップ回路型に形成されて２つの記憶
ノード（トランジスタＱ１，Ｑ２のドレイン）を持つ記
憶回路、並びにＫビットのアドレス信号（Ａ１〜ＡＫ）
をそれぞれＭビット，Ｎビットの２つの部分に分割しこ
の分割された２つの部分それぞれと対応しビット線ＢＬ
１と上記２つの記憶ノードのうちの一方との間及びビッ
ト線ＢＬ２と上記記憶ノードのうちの他方との間にそれ
ぞれ直列接続された２つずつのアクセス用Ｎチャネル型
のトランジスタＱ３，Ｑ５／Ｑ４，Ｑ６をそれぞれ備え
これらアクセス用のトランジスタＱ３，Ｑ５／Ｑ４，Ｑ
６が同時にオンのときビット線ＢＬ１，ＢＬ２との間で
データの授受を行う２K 個のメモリセルＭＣ１１〜ＭＣ
１ｎ（ｎ＝２N ），〜，ＭＣｍ１〜ＭＣｍｎ（ｍ＝
２M ）と、Ｋビットのアドレス信号（Ａ１〜ＡＫ）の分
割された２つの部分のアドレス信号（Ａ１〜ＡＭ，Ａ
（Ｍ＋１）〜Ａ（Ｍ＋Ｎ）＝ＡＫ）それぞれをデコード
しこれら２つの部分のデコードされた信号をそれぞれの
部分から１つずつ互いに異なる組合せとなるように取り
出して２K 個のメモリセルＭＣ１１〜ＭＣｍｎに分配供
給しこれらメモリセルの対応するアクセス用のトランジ
スタＱ３，Ｑ５／Ｑ４，Ｑ６をオン，オフさせる２つの
アドレスデコーダ１，２とを有する構成となっている。
第２のビット線ＢＬ１，ＢＬ２と、ドライブ用Ｎチャネ
ル型のトランジスタＱ１，Ｑ２と負荷抵抗Ｒ１，Ｒ２と
を含みフリップフロップ回路型に形成されて２つの記憶
ノード（トランジスタＱ１，Ｑ２のドレイン）を持つ記
憶回路、並びにＫビットのアドレス信号（Ａ１〜ＡＫ）
をそれぞれＭビット，Ｎビットの２つの部分に分割しこ
の分割された２つの部分それぞれと対応しビット線ＢＬ
１と上記２つの記憶ノードのうちの一方との間及びビッ
ト線ＢＬ２と上記記憶ノードのうちの他方との間にそれ
ぞれ直列接続された２つずつのアクセス用Ｎチャネル型
のトランジスタＱ３，Ｑ５／Ｑ４，Ｑ６をそれぞれ備え
これらアクセス用のトランジスタＱ３，Ｑ５／Ｑ４，Ｑ
６が同時にオンのときビット線ＢＬ１，ＢＬ２との間で
データの授受を行う２K 個のメモリセルＭＣ１１〜ＭＣ
１ｎ（ｎ＝２N ），〜，ＭＣｍ１〜ＭＣｍｎ（ｍ＝
２M ）と、Ｋビットのアドレス信号（Ａ１〜ＡＫ）の分
割された２つの部分のアドレス信号（Ａ１〜ＡＭ，Ａ
（Ｍ＋１）〜Ａ（Ｍ＋Ｎ）＝ＡＫ）それぞれをデコード
しこれら２つの部分のデコードされた信号をそれぞれの
部分から１つずつ互いに異なる組合せとなるように取り
出して２K 個のメモリセルＭＣ１１〜ＭＣｍｎに分配供
給しこれらメモリセルの対応するアクセス用のトランジ
スタＱ３，Ｑ５／Ｑ４，Ｑ６をオン，オフさせる２つの
アドレスデコーダ１，２とを有する構成となっている。
【００１７】次に、この実施例の動作について説明す
る。
る。
【００１８】アドレスデコーダ１，２はそれぞれ、Ｍビ
ット，Ｎビットに分割された２つの部分のアドレス信号
Ａ１〜ＡＭ，Ａ（Ｍ＋１）〜Ａ（Ｍ＋Ｎ）＝ＡＫをそれ
ぞれデコードし、２M 個のワード選択信号ＷＳ１１〜Ｗ
Ｓ１ｍ（ｍ＝２M ）、２N 個のワード選択信号ＷＳ２１
〜ＷＳ２ｎ（ｎ＝２N ）のうちの１つずつを選択レベル
とする。
ット，Ｎビットに分割された２つの部分のアドレス信号
Ａ１〜ＡＭ，Ａ（Ｍ＋１）〜Ａ（Ｍ＋Ｎ）＝ＡＫをそれ
ぞれデコードし、２M 個のワード選択信号ＷＳ１１〜Ｗ
Ｓ１ｍ（ｍ＝２M ）、２N 個のワード選択信号ＷＳ２１
〜ＷＳ２ｎ（ｎ＝２N ）のうちの１つずつを選択レベル
とする。
【００１９】アドレスデコーダ１，２によってデコード
されたワード選択信号ＷＳ１１〜ＷＳ１ｍ，ＷＳ１ｍＷ
Ｓ２１〜ＷＳ２ｍは、これら２つの部分から１つずつ互
いに異なる組合せとなるように取り出され２K 個のメモ
リセルＭＣ１１／ＭＣｍｎに分配供給される。この異な
る組合せは、例えば、ワード選択信号ＷＳ１１とＷＳ２
１〜ＷＳ２ｎそれぞれとの組合せ、以下同様にして、Ｗ
Ｓ１ｍとＷＳ２１〜ＷＳ２ｎそれぞれとの組合せまでｍ
×ｎ＝２M ×２N ＝２M+N ＝２K 通りあるので、２K 個
のメモリセルのうちの１つのアクセス用のトランジスタ
Ｑ３，Ｑ５／Ｑ４，Ｑ６を同時にオンとし、そのメモリ
セルを選択状態とすることができる。
されたワード選択信号ＷＳ１１〜ＷＳ１ｍ，ＷＳ１ｍＷ
Ｓ２１〜ＷＳ２ｍは、これら２つの部分から１つずつ互
いに異なる組合せとなるように取り出され２K 個のメモ
リセルＭＣ１１／ＭＣｍｎに分配供給される。この異な
る組合せは、例えば、ワード選択信号ＷＳ１１とＷＳ２
１〜ＷＳ２ｎそれぞれとの組合せ、以下同様にして、Ｗ
Ｓ１ｍとＷＳ２１〜ＷＳ２ｎそれぞれとの組合せまでｍ
×ｎ＝２M ×２N ＝２M+N ＝２K 通りあるので、２K 個
のメモリセルのうちの１つのアクセス用のトランジスタ
Ｑ３，Ｑ５／Ｑ４，Ｑ６を同時にオンとし、そのメモリ
セルを選択状態とすることができる。
【００２０】この実施例では、アドレスデコーダ１，２
それぞれが並列に同時に動作しこれらアドレスデコーダ
１．２それぞれによって直接アクセス用のトランジスタ
Ｑ３，Ｑ５／Ｑ４，Ｑ６を同時にオン，オフする構成と
なっており、しかもアドレスデコーダ１，２それぞれへ
のアドレス信号のビット数が少なくなり各ワード選択信
号と対応するＡＮＤゲート（例えば図２のＧ１〜Ｇ８対
応）への流入電流が少なくなるので、動作時間を短縮す
ることができる。
それぞれが並列に同時に動作しこれらアドレスデコーダ
１．２それぞれによって直接アクセス用のトランジスタ
Ｑ３，Ｑ５／Ｑ４，Ｑ６を同時にオン，オフする構成と
なっており、しかもアドレスデコーダ１，２それぞれへ
のアドレス信号のビット数が少なくなり各ワード選択信
号と対応するＡＮＤゲート（例えば図２のＧ１〜Ｇ８対
応）への流入電流が少なくなるので、動作時間を短縮す
ることができる。
【００２１】また、各アドレスデコーダ１，２の回路素
子数も、従来例と同様にＡＮＤゲートの入力トランジス
タ数とすると、Ｍ×２M ，Ｎ×２N となりＭ＝Ｎとする
と（このとき回路素子数は最小となる）、Ｋ＝Ｍ＋Ｎ＝
４のとき１６，Ｋ＝８のとき１２８，Ｋ＝１０のとき３
２０となり、従来の第２の例より更に大幅に低減するこ
とができ、アドレスデコーダのチップ面積の占有率を小
さくすることができる。
子数も、従来例と同様にＡＮＤゲートの入力トランジス
タ数とすると、Ｍ×２M ，Ｎ×２N となりＭ＝Ｎとする
と（このとき回路素子数は最小となる）、Ｋ＝Ｍ＋Ｎ＝
４のとき１６，Ｋ＝８のとき１２８，Ｋ＝１０のとき３
２０となり、従来の第２の例より更に大幅に低減するこ
とができ、アドレスデコーダのチップ面積の占有率を小
さくすることができる。
【００２２】ただし、メモリセル１個につきアクセス用
のトランジスタ２個が増加するので、各ワードを構成す
るビット数（図１ではメモリセル列１列のみしか表示さ
れていないが、通常は同様のメモリセル列を各ワードを
構成するビット数と同数のメモリセル列を有する）等を
算入した全体の回路素子数、動作時間，チップ面積の何
れを優先するか等について考慮する必要がある。
のトランジスタ２個が増加するので、各ワードを構成す
るビット数（図１ではメモリセル列１列のみしか表示さ
れていないが、通常は同様のメモリセル列を各ワードを
構成するビット数と同数のメモリセル列を有する）等を
算入した全体の回路素子数、動作時間，チップ面積の何
れを優先するか等について考慮する必要がある。
【００２３】また、この実施例ではアドレス信号を２つ
の部分に分割した場合を上げたが、３つ以上の部分に分
割することもできる。分割数を増すほどＡＮＤゲートの
入力トランジスタの数は少なくなりアドレスデコーダの
回路素子数は低減し動作時間は短縮されるが、その分、
各メモリセルのアクセス用のトランジスタの数が増し１
メモリセル当りの面積が増大するので、上述の２分割と
同様に各ワードのビット数，全体の回路素子数，チップ
面積，動作時間等を考慮し分割数を決定する必要があ
る。
の部分に分割した場合を上げたが、３つ以上の部分に分
割することもできる。分割数を増すほどＡＮＤゲートの
入力トランジスタの数は少なくなりアドレスデコーダの
回路素子数は低減し動作時間は短縮されるが、その分、
各メモリセルのアクセス用のトランジスタの数が増し１
メモリセル当りの面積が増大するので、上述の２分割と
同様に各ワードのビット数，全体の回路素子数，チップ
面積，動作時間等を考慮し分割数を決定する必要があ
る。
【００２４】また、この実施例では、メモリセルをフリ
ップフロップ回路型の記憶回路によるスタティック型と
したが、記憶回路をコンデンサで形成したダイナミック
型とすることもできる。
ップフロップ回路型の記憶回路によるスタティック型と
したが、記憶回路をコンデンサで形成したダイナミック
型とすることもできる。
【００２５】
【発明の効果】以上説明したように本発明は、アドレス
信号を複数の部分に分割しこれら分割された部分と対応
する複数のアクセストランジスタを各メモリセルに設
け、分割された部分のアドレス信号それぞれをデコード
する複数のアドレスデコーダを設け、これら複数のアド
レスデコーダの出力信号１つずつの異なる組合せにより
メモリセルを選択する構成とすることにより、アドレス
デコーダ内の各メモリセル（ワード）選択信号と対応す
る論理ゲートの入力トランジスタを分割数に応じて低減
することができるので、アドレスデコーダの回路素子数
を低減することができると共に、上記論理ゲートへの流
入電流が少なくなり、かつアクセストランジスタを１段
のアドレスデコーダで直接オン，オフできるので、動作
時間を短縮することができる効果がある。
信号を複数の部分に分割しこれら分割された部分と対応
する複数のアクセストランジスタを各メモリセルに設
け、分割された部分のアドレス信号それぞれをデコード
する複数のアドレスデコーダを設け、これら複数のアド
レスデコーダの出力信号１つずつの異なる組合せにより
メモリセルを選択する構成とすることにより、アドレス
デコーダ内の各メモリセル（ワード）選択信号と対応す
る論理ゲートの入力トランジスタを分割数に応じて低減
することができるので、アドレスデコーダの回路素子数
を低減することができると共に、上記論理ゲートへの流
入電流が少なくなり、かつアクセストランジスタを１段
のアドレスデコーダで直接オン，オフできるので、動作
時間を短縮することができる効果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】従来の半導体メモリ集積回路装置の第１の例を
示す回路図である。
示す回路図である。
【図３】従来の半導体メモリ集積回路装置の第２の例を
示す回路図である。
示す回路図である。
１，１ｘ，２ アドレスデコーダ ３ 負荷回路 ４ データ転送回路 ５ センス増幅器 ６ プリデコーダ ７ デコーダ ＡＧ１〜ＡＧ２K ＡＮＤゲート Ｂ１〜Ｂ３，Ｂ１１，Ｂ１２ バッファ増幅器 ＢＬ１，ＢＬ２ ビット線 Ｇ１〜Ｇ８，Ｇ１１〜Ｇ１４ ＡＮＤゲート ＭＣ１ｘ〜ＭＣ８ｘ〜ＭＣ２K ，ＭＣ１１〜ＭＣｍｎ
メモリセル Ｑ１〜Ｑ６，Ｑ３１，Ｑ３２ トランジスタ Ｒ１，Ｒ２ 負荷抵抗
メモリセル Ｑ１〜Ｑ６，Ｑ３１，Ｑ３２ トランジスタ Ｒ１，Ｒ２ 負荷抵抗
Claims (2)
- 【請求項１】 データを伝達するビット線と、Ｋビット
のアドレス信号をそれぞれ所定ビット数の複数の部分に
分割しこの分割された複数の部分それぞれと対応し前記
ビット線と記憶ノードとの間に直列接続された複数のア
クセストランジスタをそれぞれ備えこれら複数のアクセ
ストランジスタが同時にオンのとき前記ビット線との間
でデータの授受を行う２K 個のメモリセルと、前記Ｋビ
ットのアドレス信号の分割された複数の部分のアドレス
信号それぞれをデコードしこれら複数の部分のデコード
された信号をそれぞれの部分から１つずつ互いに異なる
組合わせとなるように取り出して前記２K 個のメモリセ
ルに配分供給しこれらメモリセルの対応するアクセスト
ランジスタをオン，オフさせる複数のアドレスデコーダ
とを有することを特徴とする半導体メモリ集積回路装
置。 - 【請求項２】 ビット線が互いに対をなす第１及び第２
のビット線で構成され、２K 個のメモリセルそれぞれ
が、第１及び第２の記憶ノードを持つフリップフロップ
回路型の記憶回路と、前記第１のビット線，記憶ノード
間及び第２のビット線，記憶ノード間それぞれに直列接
続された複数のアクセストランジスタとを備えて構成さ
れた請求項１記載の半導体メモリ集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5253865A JPH07111088A (ja) | 1993-10-12 | 1993-10-12 | 半導体メモリ集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5253865A JPH07111088A (ja) | 1993-10-12 | 1993-10-12 | 半導体メモリ集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07111088A true JPH07111088A (ja) | 1995-04-25 |
Family
ID=17257211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5253865A Pending JPH07111088A (ja) | 1993-10-12 | 1993-10-12 | 半導体メモリ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07111088A (ja) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6154097A (ja) * | 1984-08-24 | 1986-03-18 | Hitachi Ltd | 半導体記憶装置 |
| JPS61104494A (ja) * | 1984-10-24 | 1986-05-22 | Nec Corp | スタテイツク型半導体記憶素子及びスタテイツク型半導体記憶回路 |
| JPH01128290A (ja) * | 1987-11-13 | 1989-05-19 | Hitachi Ltd | スタティック型ｒａｍ |
| JPH04298887A (ja) * | 1991-03-26 | 1992-10-22 | Nippon Telegr & Teleph Corp <Ntt> | メモリ回路 |
| JPH0520876A (ja) * | 1991-07-12 | 1993-01-29 | Fujitsu Ltd | Ｓｒａｍのメモリセル |
| JPH05109283A (ja) * | 1991-10-15 | 1993-04-30 | Hitachi Ltd | 低消費電力半導体記憶装置 |
| JPH05242675A (ja) * | 1992-02-28 | 1993-09-21 | Nec Ic Microcomput Syst Ltd | 記憶回路 |
-
1993
- 1993-10-12 JP JP5253865A patent/JPH07111088A/ja active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970107 |