JPS61104494A - スタテイツク型半導体記憶素子及びスタテイツク型半導体記憶回路 - Google Patents
スタテイツク型半導体記憶素子及びスタテイツク型半導体記憶回路Info
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- JPS61104494A JPS61104494A JP59223211A JP22321184A JPS61104494A JP S61104494 A JPS61104494 A JP S61104494A JP 59223211 A JP59223211 A JP 59223211A JP 22321184 A JP22321184 A JP 22321184A JP S61104494 A JPS61104494 A JP S61104494A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はスタティック型半導体記憶素子および回路に関
するものである。
するものである。
近年スタティック型半導体記憶回路は、情報処理機器、
計測器等に広く用いられている。
計測器等に広く用いられている。
以下このスタティック型半導体記憶回路をＮチャンネル
型ＭＯ８（金属−酸化膜一半導体）素子にて構成された
回路を例にとって説明する。
型ＭＯ８（金属−酸化膜一半導体）素子にて構成された
回路を例にとって説明する。
第６図は従来例に係るスタティック型半導体記憶素子の
１例を示すものである。この素子は６素子構成の例であ
り、負荷素子ＬＩＯＩ 、ＬｉＯ２、）ランス７アトラ
ンジスタＱ１０３ 、 Ｑ１０４ 、ドライバートラン
ジスタＱＩＯＩ 、Ｑ１０２により構成され、負荷素子
の一端は第２の基準電位線Ｖ１０２に接続され、ドライ
バートランジスタＱＩＯＩ、 Ｑ１０２のソース端子は
第１の基準電位線ｖ１０１に接続されている。 また、
トランスファトランジスタＱ１０３． Ｑ１０４のゲー
ト端子はワード線Ｗｌ ０１に接続され、ソース端子は
ディジット線ＤＩＯＩ 、 Ｄ１０２にそれぞれ接続さ
れている。
１例を示すものである。この素子は６素子構成の例であ
り、負荷素子ＬＩＯＩ 、ＬｉＯ２、）ランス７アトラ
ンジスタＱ１０３ 、 Ｑ１０４ 、ドライバートラン
ジスタＱＩＯＩ 、Ｑ１０２により構成され、負荷素子
の一端は第２の基準電位線Ｖ１０２に接続され、ドライ
バートランジスタＱＩＯＩ、 Ｑ１０２のソース端子は
第１の基準電位線ｖ１０１に接続されている。 また、
トランスファトランジスタＱ１０３． Ｑ１０４のゲー
ト端子はワード線Ｗｌ ０１に接続され、ソース端子は
ディジット線ＤＩＯＩ 、 Ｄ１０２にそれぞれ接続さ
れている。
次にこの記憶素子の書込み、読出し動作を第６図、第７
図、第８図を用いて説明する。
図、第８図を用いて説明する。
書込み動作べは第７図のタイミング図に示す如く実行さ
れる。ワード線Ｗｌ ０１を高レベルにし、ディジット
線ＤＩＯＩ 、 Ｄ１０２の一方を高レベルに他方を低
レベルにする事により行われる。同図に於ては各ディジ
ット線ＤＩＯＬ、Ｄ１０２の信号レベル状態を実線と破
線にて示す。
れる。ワード線Ｗｌ ０１を高レベルにし、ディジット
線ＤＩＯＩ 、 Ｄ１０２の一方を高レベルに他方を低
レベルにする事により行われる。同図に於ては各ディジ
ット線ＤＩＯＬ、Ｄ１０２の信号レベル状態を実線と破
線にて示す。
読出し動作は第８図のタイミング図に示すように、ワー
ド線ＷＩＯＩを高レベルにＵディジット線Ｄ１０１、Ｄ
１０２の信号レベル差を検出する事により実行される。
ド線ＷＩＯＩを高レベルにＵディジット線Ｄ１０１、Ｄ
１０２の信号レベル差を検出する事により実行される。
即ち、第８図中に破線あるいは実線で示されるディジッ
ト線ＤＩＯＩ 、Ｄ１０２の信号レベル状態により１０
／あるいは′１′状態を検出する。
ト線ＤＩＯＩ 、Ｄ１０２の信号レベル状態により１０
／あるいは′１′状態を検出する。
第９図はＭ６図の記憶素子を用いた従来のスタティック
型半導体記憶回路の４ワード×４ビツトマトリツクス構
成の例を示すものである。
型半導体記憶回路の４ワード×４ビツトマトリツクス構
成の例を示すものである。
記憶素子ＣＫＪ（Ｋ＝１〜４、Ｊ＝１〜４）は第６図の
破線部Ｃを示し、Ｗｌ ０１はＷ−ＩＫ（Ｋ＝１〜４）
に、ＤＩＯＩはＤＫＩ（Ｋ＝１〜４ ） Ｋ、 Ｄ１０
２はＤＫ２（Ｋ＝１〜４ ’Ｉ Ｋ、、Ｍ ２ ）基準
ｓ Ｖ２Ｏ３＆−！。
破線部Ｃを示し、Ｗｌ ０１はＷ−ＩＫ（Ｋ＝１〜４）
に、ＤＩＯＩはＤＫＩ（Ｋ＝１〜４ ） Ｋ、 Ｄ１０
２はＤＫ２（Ｋ＝１〜４ ’Ｉ Ｋ、、Ｍ ２ ）基準
ｓ Ｖ２Ｏ３＆−！。
Ｖｏｏにそれぞれ対応している。
第９図は内部記憶素子ＣＫＪ（Ｋ＝１〜４、Ｊ＝１〜４
）、デイツク）Ｍ負荷素子ＬＫｌ（Ｋ＝１〜４）、ＬＫ
２（Ｋ＝１〜４）、デコーダ出力ワード線ＷＩＫ（Ｋ＝
ｌ〜４）、ディジット線対ＤＫ１（Ｋ＝１〜４ ）、Ｄ
Ｋ２（Ｋ＝１〜４）、ディジット信号転送グー） ＱＫ
ｌ（Ｋ＝１〜４）、ＱＫ２（Ｋ＝１〜４）、ディジット
選択線ＹＩＫ（Ｋ＝１〜４）、データ線ＤＩＯ１Ｄ２０
、基準電位線ｖＯＯにより構成される。
）、デイツク）Ｍ負荷素子ＬＫｌ（Ｋ＝１〜４）、ＬＫ
２（Ｋ＝１〜４）、デコーダ出力ワード線ＷＩＫ（Ｋ＝
ｌ〜４）、ディジット線対ＤＫ１（Ｋ＝１〜４ ）、Ｄ
Ｋ２（Ｋ＝１〜４）、ディジット信号転送グー） ＱＫ
ｌ（Ｋ＝１〜４）、ＱＫ２（Ｋ＝１〜４）、ディジット
選択線ＹＩＫ（Ｋ＝１〜４）、データ線ＤＩＯ１Ｄ２０
、基準電位線ｖＯＯにより構成される。
この回路の動作例として内部記憶素子Ｃ１ｌの記憶情報
の読出し動作を説明する。ワード線Ｗｌｌを高レベルに
する事により内部記憶回路ＣＩＫ（Ｋ＝１〜４）の記憶
情報をディジット線ＤＫ１（Ｋ＝ｌ“〜４）、ＤＫ２（
Ｋ＝１〜４）に転送し、ディジット選択線ＹＩＫ（Ｋ＝
１〜４）のＹｌｌを選択し、ディジット信号転送ゲート
ＱＫＪ（Ｋ＝１〜４、Ｊ＝１．２）のＱｌｌ、Ｑ１２を
選択状態として、第８図について説明した如くディジッ
ト線対はＤｌｌ。
の読出し動作を説明する。ワード線Ｗｌｌを高レベルに
する事により内部記憶回路ＣＩＫ（Ｋ＝１〜４）の記憶
情報をディジット線ＤＫ１（Ｋ＝ｌ“〜４）、ＤＫ２（
Ｋ＝１〜４）に転送し、ディジット選択線ＹＩＫ（Ｋ＝
１〜４）のＹｌｌを選択し、ディジット信号転送ゲート
ＱＫＪ（Ｋ＝１〜４、Ｊ＝１．２）のＱｌｌ、Ｑ１２を
選択状態として、第８図について説明した如くディジッ
ト線対はＤｌｌ。
Ｄ１２のレベル差により′１′あるいは′０′の情報を
データ線ＤＩＯ，Ｄ２０に転送して判別する。また、内
部記憶素子Ｃ１ｌに情報を書き込む書き込み動作は、Ｗ
ｌｌを高レベルにし書き込み情報が７０′か７１′かに
よりディジット線対Ｄｌｌ、Ｄ１２の一方を高レベルに
他方を低レベルにする事によって実行される。
データ線ＤＩＯ，Ｄ２０に転送して判別する。また、内
部記憶素子Ｃ１ｌに情報を書き込む書き込み動作は、Ｗ
ｌｌを高レベルにし書き込み情報が７０′か７１′かに
よりディジット線対Ｄｌｌ、Ｄ１２の一方を高レベルに
他方を低レベルにする事によって実行される。
以上の説明より明らかなように、従来回路においては、
内部記憶素子Ｃ１ｌを選択するためＫ Ｃ１ｌ、Ｃ１２
、Ｃ１３、Ｃ１４の同一ワード線に接続された記憶素子
すべてが活性化され選択対称外のＣ１２、Ｃ１３、Ｃ１
４に接続された負荷素子ＬＫＩ（Ｋ＝２〜４）又はＬＫ
２（Ｋ＝２〜４）において不必要な電力消費を行うとい
う欠点があった。
内部記憶素子Ｃ１ｌを選択するためＫ Ｃ１ｌ、Ｃ１２
、Ｃ１３、Ｃ１４の同一ワード線に接続された記憶素子
すべてが活性化され選択対称外のＣ１２、Ｃ１３、Ｃ１
４に接続された負荷素子ＬＫＩ（Ｋ＝２〜４）又はＬＫ
２（Ｋ＝２〜４）において不必要な電力消費を行うとい
う欠点があった。
本発明はこのような従来回路の欠点を除去するために提
案されるものであり、対象内部記憶素子のみを活性化し
、消費電力の低減をはかったスタティック型半導体記憶
素子および回路を提供する事を目的とする。
案されるものであり、対象内部記憶素子のみを活性化し
、消費電力の低減をはかったスタティック型半導体記憶
素子および回路を提供する事を目的とする。
本発明は、デコード機能を備え内部記憶素子が複数の行
と列とのマトリックスに配置されたスタティック型半導
体記憶回路において、外部アドレス信号により対象内部
記憶素子のみの活性化を可能とすることを特徴とする。
と列とのマトリックスに配置されたスタティック型半導
体記憶回路において、外部アドレス信号により対象内部
記憶素子のみの活性化を可能とすることを特徴とする。
以下図面を参照し、て本発明の詳細な説明する。
第１図に本発明の一実施例である内部記憶素子を示す。
第１のトランジスタＱ２０１のゲート端子、第２のトラ
ンジスタＱ２０２のドレイン端子、第４０トラｙジスタ
Ｑ２０４のドレイン端子並びＫ［２の負荷素子Ｌ２０２
の一方の端子とを接続する。又、第２のトランジスタＱ
２０２のゲート端子、第１のトランジスタ２０１のドレ
イン端子、第３のトランジスタＱ２０３のドレイン端子
並に第１の負荷素子Ｌ２０１の一方の端子とを接続する
。更に第１．第２の負荷素子Ｌ２０１、Ｌ２０２ ’の
他方の端子を第２の基準電位線ｖ２０２に接続する。又
更に第３、第４のトランジスタＱ２０３、Ｑ２０４のソ
ース端子を各々第５、第６のトランジスタＱ２０５、Ｑ
２０６のドレイン端子に接続する。第５、第６のトラン
ジスタＱ２０５、Ｑ２０６のソース端子を各々第１１第
２のディジット線Ｄ２０１ 、 Ｄ２０２に接続する。
ンジスタＱ２０２のドレイン端子、第４０トラｙジスタ
Ｑ２０４のドレイン端子並びＫ［２の負荷素子Ｌ２０２
の一方の端子とを接続する。又、第２のトランジスタＱ
２０２のゲート端子、第１のトランジスタ２０１のドレ
イン端子、第３のトランジスタＱ２０３のドレイン端子
並に第１の負荷素子Ｌ２０１の一方の端子とを接続する
。更に第１．第２の負荷素子Ｌ２０１、Ｌ２０２ ’の
他方の端子を第２の基準電位線ｖ２０２に接続する。又
更に第３、第４のトランジスタＱ２０３、Ｑ２０４のソ
ース端子を各々第５、第６のトランジスタＱ２０５、Ｑ
２０６のドレイン端子に接続する。第５、第６のトラン
ジスタＱ２０５、Ｑ２０６のソース端子を各々第１１第
２のディジット線Ｄ２０１ 、 Ｄ２０２に接続する。
なお更に第３、第４のトランジスタＱ２０３、Ｑ２０４
のゲート端子をディジット選択線Ｙ２Ｏ１に接続し、第
５、第６のトランジスタＱ２０５、Ｑ２０６のゲート端
子をワード線Ｗ２Ｏ１に接続する。更に第１、第２のト
ランジスタＱ２０１ 。
のゲート端子をディジット選択線Ｙ２Ｏ１に接続し、第
５、第６のトランジスタＱ２０５、Ｑ２０６のゲート端
子をワード線Ｗ２Ｏ１に接続する。更に第１、第２のト
ランジスタＱ２０１ 。
Ｑ２０２のソース端子を第１の基準電位線に接続する。
本実施例が従来の素子と相違する点は、トランジスタＱ
２０５． Ｑ２０６及びディジット選択線Ｙ２Ｏ１が付
加された事である。
２０５． Ｑ２０６及びディジット選択線Ｙ２Ｏ１が付
加された事である。
次に、この記憶素子および回路の書き込み、読出し動作
を第１図、第２図、第３図を用いて説明する。
を第１図、第２図、第３図を用いて説明する。
書き込み動作は第２図に示されるタイミングにて実行さ
れる。ワード線Ｗ２Ｏ１を高レベルに、ディジット選択
線Ｙ２Ｏ１を高レベルにし、ディジット線Ｄ２０１、Ｄ
２０２の一方を高レベルに他方を低レベルにする事によ
り実行される。同図に各ディジット線Ｑ２０１ 、 Ｑ
２０２の信号レベル状態を実線と破線とにて示す。
れる。ワード線Ｗ２Ｏ１を高レベルに、ディジット選択
線Ｙ２Ｏ１を高レベルにし、ディジット線Ｄ２０１、Ｄ
２０２の一方を高レベルに他方を低レベルにする事によ
り実行される。同図に各ディジット線Ｑ２０１ 、 Ｑ
２０２の信号レベル状態を実線と破線とにて示す。
読出し動作はｇＸ３図のタイミング図に示すように、ワ
ード線Ｗ２Ｏ１を高レベルにし、ディジット選択線Ｙ２
Ｏ１を同様に高レベル処し、ディジット、Ｉ！Ｄ２０１
、Ｄ２０２の信号レベル差を検出するととＫより実行さ
れる。即ち、第３図中破線あるいは実線で示されるディ
ジットｖ Ｄ２０１ 、Ｄ２０２の信号レベル状態によ
り′０′あるいは′１′状態を検出する。
ード線Ｗ２Ｏ１を高レベルにし、ディジット選択線Ｙ２
Ｏ１を同様に高レベル処し、ディジット、Ｉ！Ｄ２０１
、Ｄ２０２の信号レベル差を検出するととＫより実行さ
れる。即ち、第３図中破線あるいは実線で示されるディ
ジットｖ Ｄ２０１ 、Ｄ２０２の信号レベル状態によ
り′０′あるいは′１′状態を検出する。
第４図は第１図の記憶素子を用いた２次元配列の４ワー
ド×４ビツトマトリツクス構成の実施例を示す。・内部
記憶素子ＥＫＪ（Ｋ＝１〜４、Ｊ＝１〜４）は第１図の
破線部分Ｅを示し、Ｗ２Ｏ１はＷ２Ｋ（Ｋ＝１〜４）に
、Ｄ２０１はＤＫａ（Ｋ＝１〜４）に、Ｄ２０２はＤＫ
４（Ｋ＝１〜４）に、Ｙ２Ｏ１はＹ２Ｋ（Ｋ＝１〜４）
に、それぞれ対応し、かつ本実施例は、記憶素子ＥＫＪ
（Ｋ＝１〜４、Ｊ−１〜４）、ディジット線負荷素子Ｌ
Ｋ３（Ｋ＝１〜４）、ＬＫ４（Ｋ＝１〜４）、デコード
出力ワード線Ｗ２Ｋ （Ｋ＝１〜４）、ディジット線対
ＤＫ３（Ｋ＝ １〜４）、ＤＫ４（Ｋ＝１〜４）、ディ
ジット信号転送ゲートＱＫ３ （Ｋ＝ １〜４）、ＱＫ
４（Ｋ冨１〜４）、ディジット選択線ｙ２Ｋ（Ｋ＝１〜
４）、データ線対Ｄ３０、Ｄ４０により構成さ汰電源線
Ｖ００は第１図に示される第２の基準電位線ｖ２０２に
対応する。
ド×４ビツトマトリツクス構成の実施例を示す。・内部
記憶素子ＥＫＪ（Ｋ＝１〜４、Ｊ＝１〜４）は第１図の
破線部分Ｅを示し、Ｗ２Ｏ１はＷ２Ｋ（Ｋ＝１〜４）に
、Ｄ２０１はＤＫａ（Ｋ＝１〜４）に、Ｄ２０２はＤＫ
４（Ｋ＝１〜４）に、Ｙ２Ｏ１はＹ２Ｋ（Ｋ＝１〜４）
に、それぞれ対応し、かつ本実施例は、記憶素子ＥＫＪ
（Ｋ＝１〜４、Ｊ−１〜４）、ディジット線負荷素子Ｌ
Ｋ３（Ｋ＝１〜４）、ＬＫ４（Ｋ＝１〜４）、デコード
出力ワード線Ｗ２Ｋ （Ｋ＝１〜４）、ディジット線対
ＤＫ３（Ｋ＝ １〜４）、ＤＫ４（Ｋ＝１〜４）、ディ
ジット信号転送ゲートＱＫ３ （Ｋ＝ １〜４）、ＱＫ
４（Ｋ冨１〜４）、ディジット選択線ｙ２Ｋ（Ｋ＝１〜
４）、データ線対Ｄ３０、Ｄ４０により構成さ汰電源線
Ｖ００は第１図に示される第２の基準電位線ｖ２０２に
対応する。
第４図の動作例として内部記憶素子Ｅｌｌの記憶情報の
読み出し及び書き込み動作を説明する。
読み出し及び書き込み動作を説明する。
読み出しはワード線Ｗ２１を高レベルに、ディジット選
択線Ｙ２１を高レベルにする事により、内部記憶素子Ｅ
ｌｌの情報をディジット線対Ｄ１３、Ｄ１４に、更にデ
ィジット信号転送ゲートＱ１３、Ｑ１４を経由させデー
タ線対Ｄ３０、Ｄ４０に取り出し１０／又は′１′の判
別を行なう。また、内部記憶素子Ｅｌｌに情報を書き込
む書き込み動作は、ワード線Ｗ２１及びディジット選択
線Ｙ２１の動作は読み出し動作と同様であり、書き込み
情報が′０′か又は７１′かにより、ディジット線対０
１３．Ｄ１４の一方を高レベルに他方を低レベルにする
事により実行される。
択線Ｙ２１を高レベルにする事により、内部記憶素子Ｅ
ｌｌの情報をディジット線対Ｄ１３、Ｄ１４に、更にデ
ィジット信号転送ゲートＱ１３、Ｑ１４を経由させデー
タ線対Ｄ３０、Ｄ４０に取り出し１０／又は′１′の判
別を行なう。また、内部記憶素子Ｅｌｌに情報を書き込
む書き込み動作は、ワード線Ｗ２１及びディジット選択
線Ｙ２１の動作は読み出し動作と同様であり、書き込み
情報が′０′か又は７１′かにより、ディジット線対０
１３．Ｄ１４の一方を高レベルに他方を低レベルにする
事により実行される。
本説明より明らかなように活性化される内部記憶素子は
、ワード線Ｗ２１の活性化にもか〜わらずＥｌｌのみで
あり、活性化時の消費電力を大幅に減少させることが可
能となる。
、ワード線Ｗ２１の活性化にもか〜わらずＥｌｌのみで
あり、活性化時の消費電力を大幅に減少させることが可
能となる。
４ワード×４ビツトマトリツクス構成の他の実施例を第
５図に示す。本実施例は各々隣り合うディジット線を接
続した事を特徴とする。動作は第４図の実施例と同様で
ある。これはより狭い面積により高密度の県積化を計れ
る効果がある。
５図に示す。本実施例は各々隣り合うディジット線を接
続した事を特徴とする。動作は第４図の実施例と同様で
ある。これはより狭い面積により高密度の県積化を計れ
る効果がある。
（発明の効果）
以上説明した如く、本発明によれば従来のスタティック
型半導体記憶集子および回路において、ワード線選択時
対象内部記憶素子以外も活性化し、そのため消費電力の
増大を招いていた欠点の除去を可能とし、低消費電力化
を計る事ができる。
型半導体記憶集子および回路において、ワード線選択時
対象内部記憶素子以外も活性化し、そのため消費電力の
増大を招いていた欠点の除去を可能とし、低消費電力化
を計る事ができる。
なお、本発明は添附の特許請求の範囲に規定する範囲を
逸脱することなくＮチャンネルＭＯ８、ＰチャンネルＭ
Ｏ８の任意の組合せにより種々の変更が可能であること
は明白である。
逸脱することなくＮチャンネルＭＯ８、ＰチャンネルＭ
Ｏ８の任意の組合せにより種々の変更が可能であること
は明白である。
第１図は本発明に係るスタティック型半導体記憶素子実
施例、第２図は第１図の実施例の書き込み動作タイミン
グ図、第３図は第１図の実施例の読み出し動作タイミン
グ図、第４図は第１図の実施例の内部記憶素子とする４
ワード×４ビツトマトリツクス構成の回路実施例、第５
図は第１図の実施例を内部記憶素子とする４ワード×４
ビツトマ） ＩＪラックス成の他の回路実施例、第６図
は従来のスタティック型半導体記憶素子例、第７図は第
６図の素子例の書き込み動作タイミング図、第８図は第
６図の素子例の読み出し動作タイミング図、第９図は第
６図の素子例を内部記憶素子とする４ワード×４ビツト
マトリツクス構成の回路例。 ＱＩＯＩ、 Ｑ１０２． Ｑ１０３． Ｑ１０４． Ｑ
２０１． Ｑ２０２． Ｑ２０３゜Ｑ２０４． Ｑ２０
５． Ｑ２０６・・・・・・・・・・・・・・・トラン
ジスターＬＩＯＩ、 Ｌ１０２． Ｌ２０１． Ｌ２０
２・・・・・・負荷素子ＶＩＯＩ、 Ｖ１Ｏ２，Ｖ２Ｏ
１，Ｖ２Ｏ２・・−・−基準ｔ 位ＭＤＩＯＩ、 ＤＩ
Ｏ２，Ｄ２０１． Ｄ２０２ ・・・・・・ディジッ
ト線Ｙ２Ｏ１・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・ディジット選択線Ｗ２Ｏ１・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・ワ − ド 線ＥＫＪ （Ｋ＝１〜４． Ｊ＝１
〜４）・・・・・・・・・・・・内部記憶素子Ｗ２Ｋ（
Ｋ＝１〜４）・・・・・・・・・・・・・・・・・・・
・・ワ − ド 線ＤＫ３（Ｋ＝１〜４ ） 、ＤＫ４
（Ｋ＝１〜４）・・・・・・ディジット線ＹＩＫ（Ｋ
＝１〜４） 、Ｙ２Ｋ（Ｋ＝１〜４）・・・・・・ディ
ジット選択線ＬＫ３（Ｋ＝１〜４）、ＬＫ４（Ｋ＝１〜
４）・・・・・・ディジット線負荷素子ＱＫ３（Ｋ＝１
〜４）、ＱＫ４（Ｋ＝１〜４）・・・・・・ディジット
信号転送ゲート ＤＩＯ，Ｄ２０． Ｑ３０． Ｑ４０ ・・・・・・
・・・・・・デ − タ 線特許出願人 日本電気株
式会社 を 第１図 第２図 第３図 第４図 第５図 σ′ 第６図 第７図 第８図 ？〜ＶＯＯ 第９図
施例、第２図は第１図の実施例の書き込み動作タイミン
グ図、第３図は第１図の実施例の読み出し動作タイミン
グ図、第４図は第１図の実施例の内部記憶素子とする４
ワード×４ビツトマトリツクス構成の回路実施例、第５
図は第１図の実施例を内部記憶素子とする４ワード×４
ビツトマ） ＩＪラックス成の他の回路実施例、第６図
は従来のスタティック型半導体記憶素子例、第７図は第
６図の素子例の書き込み動作タイミング図、第８図は第
６図の素子例の読み出し動作タイミング図、第９図は第
６図の素子例を内部記憶素子とする４ワード×４ビツト
マトリツクス構成の回路例。 ＱＩＯＩ、 Ｑ１０２． Ｑ１０３． Ｑ１０４． Ｑ
２０１． Ｑ２０２． Ｑ２０３゜Ｑ２０４． Ｑ２０
５． Ｑ２０６・・・・・・・・・・・・・・・トラン
ジスターＬＩＯＩ、 Ｌ１０２． Ｌ２０１． Ｌ２０
２・・・・・・負荷素子ＶＩＯＩ、 Ｖ１Ｏ２，Ｖ２Ｏ
１，Ｖ２Ｏ２・・−・−基準ｔ 位ＭＤＩＯＩ、 ＤＩ
Ｏ２，Ｄ２０１． Ｄ２０２ ・・・・・・ディジッ
ト線Ｙ２Ｏ１・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・ディジット選択線Ｗ２Ｏ１・・
・・・・・・・・・・・・・・・・・・・・・・・・・
・・・ワ − ド 線ＥＫＪ （Ｋ＝１〜４． Ｊ＝１
〜４）・・・・・・・・・・・・内部記憶素子Ｗ２Ｋ（
Ｋ＝１〜４）・・・・・・・・・・・・・・・・・・・
・・ワ − ド 線ＤＫ３（Ｋ＝１〜４ ） 、ＤＫ４
（Ｋ＝１〜４）・・・・・・ディジット線ＹＩＫ（Ｋ
＝１〜４） 、Ｙ２Ｋ（Ｋ＝１〜４）・・・・・・ディ
ジット選択線ＬＫ３（Ｋ＝１〜４）、ＬＫ４（Ｋ＝１〜
４）・・・・・・ディジット線負荷素子ＱＫ３（Ｋ＝１
〜４）、ＱＫ４（Ｋ＝１〜４）・・・・・・ディジット
信号転送ゲート ＤＩＯ，Ｄ２０． Ｑ３０． Ｑ４０ ・・・・・・
・・・・・・デ − タ 線特許出願人 日本電気株
式会社 を 第１図 第２図 第３図 第４図 第５図 σ′ 第６図 第７図 第８図 ？〜ＶＯＯ 第９図
Claims (3)
- （１）ＭＯＳ記憶素子において、第１のトランジスタの
ゲート端子、第２のトランジスタのドレイン端子、第４
のトランジスタのドレイン端子及び第２の負荷素子の一
方の端子を接続し、第２のトランジスタのゲート端子、
第１のトランジスタのドレイン端子、第３のトランジス
タのドレイン端子及び第１の負荷素子の一方の端子を接
続し、第１、第２の負荷素子の他方の端子を第２の基準
電位線に接続し、第３、第４のトランジスタのソース端
子を各々第５、第６のトランジスタのドレイン端子に接
続し、第５、第６のトランジスタのソース端子を各々第
１、第２のディジット線に接続し、第３、第４のトラン
ジスタのゲート端子をディジット選択線に接続し、第５
、第６のトランジスタのゲート端子をワード線に接続し
、第１、第２のトランジスタのソース端子を第１の基準
電位線に接続した事を特徴とするスタティック型半導体
記憶素子。 - （２）ＭＯＳ記憶素子において、第１のトランジスタの
ゲート端子、第２のトランジスタのドレイン端子、第４
のトランジスタのドレイン端子及び第２の負荷素子の一
方の端子を接続し、第２のトランジスタのゲート端子、
第１のトランジスタのドレイン端子、第３のトランジス
タのドレイン端子及び第１の負荷素子の一方の端子を接
続し、第１、第２の負荷素子の他方の端子を第２の基準
電位線に接続し、第３、第４のトランジスタのソース端
子を各々第５、第６のトランジスタのドレイン端子に接
続し、第５、第６のトランジスタのソース端子を各々第
１、第２のディジット線に接続し、第３、第４のトラン
ジスタのゲート端子をディジット選択線に接続し、第５
、第６のトランジスタのゲート端子をワード線に接続し
、第１、第２のトランジスタのソース端子を第１の基準
電位線に接続したスタテイツク型半導体記憶素子をＸ、
Ｙ２次元配置としたことを特徴とするスタティック型半
導体記憶回路。 - （３）各々隣り合う前記ディジット線と接続した事を特
徴とする特許請求の範囲第２項記載のスタティック型半
導体記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59223211A JPS61104494A (ja) | 1984-10-24 | 1984-10-24 | スタテイツク型半導体記憶素子及びスタテイツク型半導体記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59223211A JPS61104494A (ja) | 1984-10-24 | 1984-10-24 | スタテイツク型半導体記憶素子及びスタテイツク型半導体記憶回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61104494A true JPS61104494A (ja) | 1986-05-22 |
Family
ID=16794531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59223211A Pending JPS61104494A (ja) | 1984-10-24 | 1984-10-24 | スタテイツク型半導体記憶素子及びスタテイツク型半導体記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61104494A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6365199U (ja) * | 1986-10-20 | 1988-04-28 | ||
| JPS6424596U (ja) * | 1987-08-04 | 1989-02-09 | ||
| JPH01205790A (ja) * | 1988-02-10 | 1989-08-18 | Ricoh Co Ltd | スタティックｒａｍ |
| JPH07111088A (ja) * | 1993-10-12 | 1995-04-25 | Nec Corp | 半導体メモリ集積回路装置 |
| JP2009099196A (ja) * | 2007-10-17 | 2009-05-07 | Nec Electronics Corp | 半導体装置 |
| JP2009259337A (ja) * | 2008-04-17 | 2009-11-05 | Hitachi Ltd | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5434726A (en) * | 1977-08-24 | 1979-03-14 | Hitachi Ltd | Mis-type semiconductor memory unit |
| JPS5440531A (en) * | 1977-09-07 | 1979-03-30 | Hitachi Ltd | Mis semiconductor memory circuit |
| JPS574099B2 (ja) * | 1975-03-31 | 1982-01-25 |
-
1984
- 1984-10-24 JP JP59223211A patent/JPS61104494A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS574099B2 (ja) * | 1975-03-31 | 1982-01-25 | ||
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|---|---|---|---|---|
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| JPH01205790A (ja) * | 1988-02-10 | 1989-08-18 | Ricoh Co Ltd | スタティックｒａｍ |
| JPH07111088A (ja) * | 1993-10-12 | 1995-04-25 | Nec Corp | 半導体メモリ集積回路装置 |
| JP2009099196A (ja) * | 2007-10-17 | 2009-05-07 | Nec Electronics Corp | 半導体装置 |
| JP2009259337A (ja) * | 2008-04-17 | 2009-11-05 | Hitachi Ltd | 半導体装置 |
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