JPH01205790A - スタティックｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、例えば、ディジタル画像処理装置におけるラ
インメモリ（Ｌｉｎｅ　Ｍｅ＋５ｏｒｙ　）やフレーム
メモリ　（Ｆｒａｍｅ　Ｍｅｍｏｒｙ　）に適用して好
適なスタティックＲＡＭ　（５ｔａｔｉｃ　Ｒａｎｄｏ
ａ＋　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ　）に関する。

［従来の技術］ 従来、スタティックＲＡＭとして第３図にそのメモリセ
ルを示すようなものが提案されている。

この第３図において、１はワードライントライバ（図示
せず）を介して行デコーダ（図示せず）に接続されたワ
ード線を示し、このワード線１はセル選択トランジスタ
をなす絶縁ゲート型電界効果トランジスタ（以下、ＭＯ
Ｓ　　ＦＥＴという）２及び３のゲート電極に接続され
ている。また、ＭＯＳ　　ＦＥＴ２は、そのドレイン電
極をメモリ素子をなすフリップフロップ回路４の反転出
力端子Ｑに接続されると共に、そのソース電極を列デコ
ーダ（図示せず）によって制御される列選択スイッチ（
図示せず）を介してセンスアンプ（図示せず）に接続さ
れた一方のビット線５に接続されている。また、ＭＯＳ
　　ＦＥＴ３は、そのドレイン電極を７９７１７０１１
回路４の非反転出力端子Ｑに接続されると共に、そのソ
ース電極を列デコーダによって制御される列選択スイッ
チを介してセンスアンプに接続された他方のビット線６
に接続されている。

ここに、フリップフロップ回路４は、２個のインバータ
７及び８からなり、インバータ７の入力端子及びインバ
ータ８の出力端子を反転出力端子Ｑに共通接続すると共
にインバータ７の出力端子及びインバータ８の入力端子
を非反転出力端子Ｑに共通接続し、インバータ７及び８
の出力信号をそれぞれインバータ８及び７にその入力信
号として供給し、これによって定常状態に落ち着くよう
に構成されている。即ち、かかる７９７１７０１１回路
４においては、インバータ７の入力が例えば論理「０」
の場合、その出力、即ち、インバータ８の入力は論理「
１」となり、インバータ８の出力、即ち、インバータ７
の入力が論理「０」となって、一方の定常状態に落ち着
く、他方、インバータ７の入力が論理「１」の場合、そ
の出力、即ち、インバータ８の入力は論理「０」となり
、インバータ８の出力、即ち、インバータ７の入力が論
理「１」となって、他方の定常状態に落ち着く。

ところで、かかるメモリセル９を有してなるスタティッ
クＲＡＭにおいては、複数ビットからなるデータを異な
るアドレスに同時に書き込むことができないため、かか
るスタティックＲＡＭを例えばディジタル画像処理装置
におけるラインメモリやフレームメモリに使用する場合
において、直列化する必要のある複数ビットの画像信号
、例えば、水平ラインの連続する８画素分の画像データ
を並列化してなる８ビツト構成の画像信号が供給される
場合には、この並列化された８ビツト構成の画像信号を
所定のパラレル・シリアル変換回路を使用して直列化し
、その後、これを１ビツトごとに書き込むようにしてい
る。したがって、この例の場合には、書き込みサイクル
として８サイクルを必要とする。尚、上述の８ビツト構
成の画像信号が複数ビット、例えば４ビツトからなる階
調信号を有する場合には、かかるスタティックＲＡＭを
４個用意するか、又は、かかるスタティックＲＡＭの１
アドレスを４ビツトで構成することによって並列化され
て供給される４ビツトの階調信号については、これをか
かるスタティックＲＡＭに同時に書き込むことができる
。

［発明が解決しようとする課題］ このように、従来のスタティックＲＡＭは、これをディ
ジタル画像処理装置におけるラインメモリやフレームメ
モリとして使用する場合において、直列化する必要のあ
る複数ビット、例えば水平ラインの連続する８画素分の
画像デ、−夕を並列化してなる８ビツト構成の画像信号
が供給される場合には、別にパラレル・シリアル変換回
路を必要とし、その分、かかるディジタル画像処理装置
が複雑になると共に、また、供給される画像信号が８ビ
ツト構成の画像信号である場合は、この８ビツト構成の
画像信号を書き込むのに８サイクルを必要とし、その分
、画像処理の動作が遅くなるという問題点を有していた
。

本発明は、かかる点に鑑み、並列化された複数ビットの
データの各ビットのデータを任意の一列の異なるメモリ
セル、即ち、異なるアドレスのメモリセルに同時に書き
込むことができるようにし、これを例えばディジタル画
像処理装置のラインメモリやフレームメモリとして使用
する場合には、その前段にパラレル・シリアル変換回路
を不要とし、かかるディジタル画像処理装置の簡略化を
図ると共に、画像信号の書き込み速度を高速化し、画像
処理の高速化を図ることができるようにしたスタティッ
クＲＡＭを提供することを目的とする。

［課題を解決するための手段］ 本発明によるスタティックＲＡＭは、その実施例図面第
１図に示すように、フリップフロップ回路４をメモリ素
子とするスタティックＲＡＭにおいて、フリップフロッ
プ回路４の一方の出力端子Ｑと一方のビット線５との間
に第１及び第２のスイッチング素子１０及び１１を直列
に接続すると共に、フリップフロップ回路４の他方の出
力端子Ｑと他方のビット線６との間に第３及び第４のス
イッチング素子１２及び１３を直列に接続してなるメモ
リセル１４を設け、第１及び第３のスイッチング素子１
０及び１２は、メモリ部の各行ごとにそれぞれ独立に、
その導通、非導通を制御され、第２及び第４のスイッチ
ング素子１１及び１３は、メモリ部の各列ごとに、その
導通、非導通を制御されるように成したものである。

［作用］ かかる本発明においては、メモリ部の任意の一列の第２
及び第４のスイッチング素子１１及び１３を導通とし、
その他の列の第２及び第４のスイッチング素子１１及び
１３を非導通とすると共に、メモリ部の任意の一行の第
１及び第３のスイッチング素子１０及び１２の導通、非
導通を制御することで、任意の一列のうち、任意の一行
のメモリセル１４に１ビット単位のデータの書き込みを
行うことができる。

また、任意の一列の第２及び第４のスイッチング素子１
１及び１３を導通とし、その他の列の第２及び第４のス
イッチング素子１１及び１３を非導通とすると共に、任
意の複数行の第１及び第３のスイッチング素子１０及び
１２の導通、非導通を制御することで、任意の一列のう
ち、任意の複数行のメモリセル１４に対して、複数ビッ
トからなるデータの各ビットのデータをそれぞれ同時に
書き込むことができる。

したがって、本発明によれば、これを例えばディジタル
画像処理装置のラインメモリやフレームメモリとして使
用する場合には、データとして、直列化する必要のある
複数ビットの画像信号、例えば水平ラインの連続する８
画素分の画像データを並列化してなる８ビツト構成の画
像信号が供給される場合であっても、この８ビツト槙成
の画像信号の各ビットの画像データをそれぞれ任意の列
の８個の行のメモリセル１４に対して、即ち、異なる８
個のアドレスのメモリセル１４に対して同時に書き込む
ことができるので、第３図従来例が必要としたパラレル
・シリアル変換回路を不要とすると共に、画像信号の書
き込みの高速化を図ることができる。

［実施例］ 以下、第１図及び第２図を参照して、本発明によるスタ
ティックＲＡＭの一実施例について説明する。尚、この
第１図において、第３図に対応する部分には同一符号を
付し、その重複説明は省略する。

第１図は本実施例におけるメモリセルを示し、本実施例
においては、メモリ部の各行に第１及び第２のワード線
１５及び１６を設け、また、メモリ部の各列に一方及び
他方のビット線５及び６を設けるほか、これら一方及び
他方のビット線５及び６に並列して第１及び第２のコン
トロール線１７及び１８を設け、これら第１及び第２の
コントロール線１７及び１８をコントロール信号φＣが
入力されるコントロール信号入力端子１９に共通接続す
る。

また、本実施例においては、メモリ素子をなすフリップ
フロップ回路４の反転出力端子蚕と一方のビット線５と
の間に第１及び第２のスイッチング素子をなすＭＯＳ　
　ＦＥＴｌ０及び１１を設け、この７９７１７０１１回
路４の反転出力端子ＱをＭＯＳ　　ＦＥＴＩＩのトレイ
ン電極に接続し、このＭＯＳ　　ＦＥＴＩＩのソース電
極をＭＯＳ　　ＦＥＴｌ０のドレイン電極に接続し、こ
のＭＯ３ＦＥＴＩＯのソース電極を一方のビット線５に
接続すると共に、ＭＯＳ　　ＦＥＴＩＩのゲート電極を
コントロール線１７に接続し、ＭＯＳ　　ＦＥＴ１０の
ゲート電極を第１のワード線１５に接続する。

また、フリップフロップ回路４の非反転出力端子Ｑと他
方のビット線６との間には第３及び第４のスイッチング
素子をなすＭＯＳ　　ＦＥＴ１２及び１３を設け、フリ
ップフロップ回路４の非反転出力端子ＱをＭＯＳ　　Ｆ
ＥＴ１３のトレイン電極に接続し、このＭＯＳ　　ＦＥ
Ｔ１３のソース電極をＭＯＳ　　ＦＥＴ１２のドレイン
電極に接続し、このＭＯＳ　　ＦＥＴ１２のソース電極
を他方のビット線６に接続すると共に、ＭＯＳ　　ＦＥ
Ｔ１３のゲート電極をコントロール線１８に接続し、Ｍ
ＯＳ　　ＦＥＴ１２のゲート電極を第２のワード線１６
に接続する。

本実施例においては、メモリセル１４をこのように構成
した上で、以下に述べるように動作させて、かかるメモ
リセル１４に対するデータの書き込み及び保持を実行で
きるようにすると共に、その他については、従来同様に
構成する。

先ず、論理「０」を書き込む場合には、コントロール線
１７及び１８を論理「１」の状態とし、ＭＯＳ　　ＦＥ
ＴＩＩ及び１３を導通状態にして、７９１１７０７１回
路４に対して、その反転出力端子Ｑ及び非反転出力端子
Ｑをそれぞれ一方及び他方のビット線５及び６に電気的
に接続する機会を与えると共に、一方及び他方のビット
線５及び６を共に論理「０」の状態にした上で、第１及
び第２のワード線１５及び１６をそれぞれ論理「０」及
び論理「１」の状態にする。このようにすると、ＭＯＳ
　　ＦＥＴ１３と共にＭＯＳ　　ＦＥＴ１２を導通状態
として、フリップフロップ回路４の非反転出力端子Ｑと
他方のビット線６とを電気的に接続できるので、フリッ
プフロップ回路４の非反転出力端子Ｑに他方のビット線
６の論理状態である「０」を入力でき、この結果、フリ
ップフロップ回路４に論理ｒ□、を書き込むことができ
る（第２図のモード１参照）。

また、論理「１」を書き込む場合には、同じくコントロ
ール線１７及び１８を論理「１］の状態とし、ＭＯＳ　
　ＦＥＴＩＩ及び１３を導通状態にして、フリップフロ
ップ回路４に対して、その反転出力端子Ｑ及び非反転出
力端子Ｑをそれぞれ一方及び他方のビット線５及び６に
電気的に接続する機会を与えると共に、一方及び他方の
ビット線５及び６を共に論理「０」の状態にした上で、
第１及び第２のワード線１５及び１６をそれぞれ論理「
１ｊ及び論理ｒ□、の状態にする。このようにすると、
ＭＯＳ　　ＦＥＴＩＩと共にＭＯＳ　　ＦＥＴｌ０を導
通状態として、フリップフロップ回路４の反転出力端子
Ｑと一方のビット線５とを電気的に接続できるので、７
９１１７０７１回路４の反転出力端子ｄに一方のビット
線５の論理状態であるｒ□、を入力でき、この結果、フ
リップフロップ回路４に論理「１」を書き込むことがで
きる（第２図のモード２参照）。

また、既に書き込まれているデータを保持する場合には
、コントロール線１７及び１８を論理「１」にすると共
に第１及び第２のワード線１５及び１６を共に論理「０
」とする、このようにすると、ＭＯＳ　　ＦＥＴｌ０及
び１２は共に非導通状態とされるので、このときは、一
方及び他方のビット線５及び６の論理状態に関係なく、
フリップフロップ回路４に従前のデータを保持させるこ
とができる（第２図のモード３参照）。

また、コントロール線１７及び１８を論理ｒ□。

にすると、ＭＯＳ　　ＦＥＴＩＩ及び１３は共に非導通
状態とされるので、このようにするときは、第１及び第
２のワード線１５及び１６の論理状態並びに一方及び他
方のビット線５及び６の論理状態に関係なく、フリップ
フロップ回路４に従前のデータを保持させることができ
る（第２図のモード４参照）。

したがって、本実施例においては、メモリ部の任意の一
列のコントロール線１７及び１８を論理ｒｌＪとし、そ
の他の列のコントロール線１７及び１８を論理「０」に
して、任意の一列のＭＯ３ＦＥＴＩＩ及び１３を導通状
態とし、その他の列のＭＯＳ　　ＦＥＴＩＩ及び１３を
非導通状態とすると共に、一方及び他方のビット線５及
び６を共に論理ｒＱＪの状態にした上で、第１及び第２
のワード線１５及び１６を介してメモリ部の任意の一行
のＭＯＳ　　ＦＥＴｌ０及び１２の導通、非導通を制御
することで、任意の一列のうち任意の一行のメモリセル
１４に対して１ビット単位のデータを書き込むことがで
きる。

また、本実施例においては、メモリ部の任意の一列のコ
ントロール線１７及び１８を論理「１」とし、その他の
列のコントロール線１７及び１８を論理「０」にして、
任意の一列のＭＯＳ　　ＦＥＴ１ｌ及び１３を導通状態
とし、その他の列のＭＯＳ　　ＦＥＴＩＩ及び１３を非
導通状態とすると共に、一方及び他方のビット線５及び
６を共に論理「０」の状態にした上で、第１及び第２の
ワード線１５及び１６を介してメモリ部の任意の複数行
のＭＯＳ　　ＦＥＴｌ０及び１２の導通、非導通を制御
することで、任意の一列のうち任意の複数行のメモリセ
ル１４に対して、複数ビットからなるデータの各ビット
のデータをそれぞれ同時に書き込むことができる。

このように、本実施例においては、任意の一列のうち任
意の一行のメモリセル１４に対して１ビット単位のデー
タを書き込むことができるほか、任意の列の任意の複数
の行のメモリセル１４、即ち、異なるアドレスのメモリ
セル１４に複数ビットからなるデータの各ビットのデー
タをそれぞれ同時に書き込むことができるようになされ
ているので、これを例えば、ディジタル画像処理装置に
おけるラインメモリやフレームメモリに使用する場合に
おいて、直列化する必要のある並列化された複数ビット
の画像信号、例えば、水平ラインの連続する８画素分の
画像データを並列化してなる画像信号が供給される場合
においても、この８ビツト構成の画像信号を第３図従来
例のように、所定のパラレル・シリアル変換回路を使用
して直列化しなくとも、この並列化された８ビツト構成
の画像信号の各ビットの画像データをそれぞれ異なるア
ドレスに対して同時に書き込むことができる。

したがって、本実施例によれば、これをディジタル画像
処理装置に使用する場合には、パラレル・シリアル変換
回路を必要とせず、ディジタル画像処理装置の簡略化を
図ることができると共に。

画像信号の書き込み速度が高速化され、その分。

画像処理の高速化を図ることができる。

尚、上述のメモリセル１４は、コントロール線１７及び
１８を論理「１」の状態にすると共に、一方及び他方の
ビット線５及び６を共に論理「１」の状態にし、第１及
び第２のワード線１５及び１６をそれぞれ論理ｒ□、及
び論理「１」の状態とすることによって、ＭＯＳ　　Ｆ
ＥＴ１３と共にＭＯＳ　　ＦＥＴ１２を導通状態として
、フリップフロップ回路４の非反転出力端子Ｑと他方の
ビット線６とを電気的に接続し、フリップフロップ回路
４の非反転出力端子Ｑに他方のビット線６の論理状態で
ある「１」を入力し、フリップフロップ回路４に論理「
１」を書き込むようにすることもできる（第２図のモー
ド５参照）、また、コントロール線１７及び１８を論理
「１」の状態にすると共に、一方及び他方のビット線５
及び６を共に論理「１」の状態にしたまま、第１及び第
２のワード線１５及び１６をそれぞれ論理「１」及び論
理「０」の状態にすることによって、ＭＯＳ　　ＦＥＴ
１１と共４：１ｍＭＯ３ＦＥＴｌ０を導通状態として、
フリップフロップ回路４の反転出力端子Ｑと一方のビッ
ト線５とを電気的に接続し、フリ１１７０７１回路４の
反転出力端子Ｑに一方のビット線５の論理状態である「
１」を入力し、フリップフロップ回路４に論理ｒＱＪを
書き込むようにすることもできる（第２図のモード６参
照）、、シたがって、メモリセル１４をこのように動作
させるように構成しても良い。

［発明の効果コ このように、本発明によれば、任意のメモリセルに対し
てビット単位のデータを書き込むことができるほか、並
列化された複数ビットからなるデータの各ビットのデー
タを任意の一列の異なるメモリセルに対して、即ち、異
なるアドレスに対して同時に書き込むことができるよう
に構成したことにより、これを例えばディジタル画像処
理装置のラインメモリやフレームメモリとして使用する
場合において、直列化する必要のある複数ビットの画像
信号、例えば水平ラインの連続する８画素分の画像デー
タを並列化してなる８ビツト構成の画像信号が供給され
る場合であっても、この８ビツト構成の画像信号の各ビ
ットの画像データをそれぞれ任意の列の８個の行のメモ
リセルに、即ち、異なる８個のアドレスのメモリセルに
対して同時に書き込むことができるので、第３図従来例
が必要としたパラレル・シリアル変換回路が不要となり
、その分、かかるディジタル画像処理装置の簡略化を図
ることができると共に、画像信号の書き込み速度が高速
化され、その分、画像処理の高速化を図ることができる
という効果を得ることができる。

【図面の簡単な説明】

第１図は本発明によるスタティックＲＡＭの一実施例の
メモリセルを示す回路図、第２図は第１図例のメモリセ
ルの書き込みモードを示す図、第３図は従来のスタティ
ックＲＡＭのメモリセルを示す回路図である。 ４・・・フリップフロップ回路 ５・・・一方のビット線 ６・・・他方のビット線 １０．１１．１２．１３・・・ＭＯＳ　　ＦＥＴ１４・
・・メモリセル １５・・・第１のワード線 １６・・・第２のワード線 １７・・・第１のコントロール線 １８・・・第２のコントロール線

Claims (1)

1. 【特許請求の範囲】 フリップフロップ回路をメモリ素子とするスタティック
   ＲＡＭにおいて、 上記フリップフロップ回路の一方の出力端子と一方のビ
   ット線との間に第１及び第２のスイッチング素子を直列
   に接続すると共に、上記フリップフロップ回路の他方の
   出力端子と他方のビット線との間に第３及び第４のスイ
   ッチング素子を直列に接続してなるメモリセルを設け、 上記第１及び第３のスイッチング素子は、メモリ部の各
   行ごとにそれぞれ独立に、その導通、非導通を制御され
   、 上記第２及び第４のスイッチング素子は、上記メモリ部
   の各列ごとに、その導通、非導通を制御されるように成
   されたことを特徴とするスタティックＲＡＭ。