JPH1021687A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 多ポート・メモリセルに対し、データの読出
要求が重複してかけられた場合に、データの読出速度の
低下や誤動作を防止する。 【解決手段】 ビット線対とワード線とを複数有する多
ポート・メモリセル６を行列状に多数配列して構成され
たメモリアレイ２２と、アドレス信号により、前記ワー
ド線のうち少なくとも２本のワード線について選択が指
示されたときは、アドレス一致信号Ｓを出力するアドレ
ス比較手段（例えば、比較器３４）と、アドレス一致信
号Ｓを受けて、前記ワード線の何れか一のワード線のみ
を選択する選択制御手段（例えば、３６，３８）と、ア
ドレス一致信号Ｓを受けて、前記ビット線対の何れか一
のビット線対から読み出して出力されるデータＤ1 を、
他のビット線対側から出力させる出力制御手段（例え
ば、セレクタ４０）とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、各メモリセルに複
数の入出力ポートを備え、メモリセルへの複数、同時ア
クセスを可能にして高速化を図った多ポート・メモリセ
ルを有する半導体記憶装置に係わり、特に同一メモリセ
ルに対し読出要求が重複してかけられた場合のデータ出
力制御に関する。

【０００２】

【従来の技術】たとえば、マイクロコンピュータにおい
て、ＣＰＵがある処理命令を実行するには、ＲＡＭに格
納されている変数（データ）を順次読み出し、演算後の
結果を再びＲＡＭにストアするといった手続きがとられ
る。そして、通常、この手続きが何度も繰り返され、最
終的な処理結果を得ている。もし、複数のＲＡＭアドレ
スに対し同時にアクセスできれば、ＣＰＵ内に設けられ
た複数の演算器が用いるデータを一度に読み出すことが
可能となり、ＲＡＭへのアクセス回数を減らして処理効
率を高め、高速化を図ることができる。そこで、従来か
ら、各メモリセルに複数の入出力ポートを備えた多ポー
ト・メモリセルが提案され、これを用いた各種半導体記
憶装置が実現されている。

【０００３】図２には、この従来の半導体記憶装置の一
例として、２ポート・メモリセルを有するＳＲＡＭのブ
ロック図を示し、図３には２ポート・メモリセルの回路
図を示す。図２に示すＳＲＡＭ２において、そのメモリ
アレイ４は、２ポート・メモリセル６を行方向にｍ個、
列方向にｎ個配列して構成されている。各メモリセル６
は、第１のワード線Ｗi1及び第２のワード線Ｗi2（以
下、ｉ＝１，２，…，ｍ）、第１のビット線対Ｂj1，Ｂ
j1b 及び第２のビット線対Ｂj2，Ｂj2b （以下、ｊ＝
１，２，…，ｎ）により互いに接続されている。

【０００４】各メモリセル６内には、図３に示すよう
に、２つの記憶ノードＮＤ1 ，ＮＤ2を有し、その間に
２つのインバータＩＮＶ1 ，ＩＮＶ2 が接続されてい
る。記憶ノードＮＤ1 は、アクセス用トランジスタＴＮ
11，ＴＮ21を介して、それぞれ一方側のビット線Ｂj1，
Ｂj2に接続され、記憶ノードＮＤ2 は、他のアクセス用
トランジスタＴＮ12，ＴＮ22を介して、それぞれ他方側
のビット線Ｂj1b ，Ｂj2b に接続されている。そして、
第１のワード線Ｗi1が、アクセス用トランジスタＴＮ1
1，ＴＮ12のゲートに、第２のワード線Ｗi2がアクセス
用トランジスタＴＮ21，ＴＮ22のゲートに、それぞれ接
続されている。

【０００５】この各ワード線Ｗi1，Ｗi2は、図２に示す
ように、各アドレス信号ＡＤＲ1 ，ＡＤＲ2 にもとづい
て、メモリアレイ６のワード線Ｗi1，Ｗi2をそれぞれ選
択するローデコーダ８，１０に接続されている。他方、
第１のビット線対Ｂj1，Ｂj1b と第２のビット線対Ｂj
2，Ｂj2b は、データＤ1 ，Ｄ2 をメモリセルアレイ６
内に書き込み、或いは読み出す入出力回路１２，１４に
接続されている。そして、これらのローデコーダ８，１
０及び入出力回路１２，１４を制御するコントロール回
路１６が設けられている。

【０００６】このような構成のＳＲＡＭ２のデータ読出
動作を、以下に簡単に説明する。いま、例えばローデコ
ーダ８に、アドレス信号ＡＤＲ1 が入力され、コントロ
ール回路１６にリード信号が入力されたとする。する
と、ローデコーダ８内でアドレス信号ＡＤＲ1 がデコー
ドされ、コントロール回路１６からワードイネーブル信
号ＷＯＩ1 がアドレスデコーダ８に出力され、その結
果、出力側に接続されたワード線Ｗ11，…，Ｗm1の何れ
かが選択される。一方、コントロール回路１６からは、
リードイネーブル信号ＲＥＩ1 がコントロール信号ＣＮ
Ｔにより制御されて出力され、これを受けた入出力回路
１２では、内蔵のセンスアンプが起動されてデータの読
出しが行われる。

【０００７】具体的に、図３において、第１のワード線
Ｗi1の活性化によりアクセス用トランジスタＴＮ11，Ｔ
Ｎ12が導通した状態でセンスアンプが起動されると、記
憶ノードＮＤ1 ，ＮＤ2 の保持データが、それぞれＴＮ
11，ＴＮ12を介して第１のビット線対Ｂj1，Ｂj1b の電
位変動として読み出される。そして、この記憶データＤ
1 が、入出力回路１２からデータ線上に出力される。

【０００８】前記したように、このＳＲＡＭ２において
は、各２ポート・メモリセル６にもう一組、第２のワー
ド線Ｗi2と第２のビット線対Ｂj2，Ｂj2b とが接続さ
れ、これに対応してローデコーダ１０及び入出力回路１
４が用意され、しかも、これらが独立に動作できるよう
に、コントロール回路１６により制御されている。した
がって、以上のようなメモリセル６へのアクセス，デー
タの読出し動作は、互いに独立した２つのチャネルで同
時に行なうことができ、これによりＳＲＡＭ２のアクセ
ス回数を減らして、ＣＰＵが行なう演算処理等の効率化
が図られている。

【０００９】

【発明が解決しようとする課題】しかし、この従来の半
導体記憶装置では、同じアドレスの多ポート・メモリセ
ルに対し、重複してデータの読出要求がかけられ、複数
の出力ポートから同じデータを同時期に読み出そうとす
ると、一の出力ポートから読み出す場合に比べ、データ
読出しに時間がかかり、またノイズや電源電圧の変動な
どに対する動作マージンが低下するといった課題があっ
た。

【００１０】たとえば、図３で、ワード線Ｗi1，Ｗi2が
ともに活性化され、全てのアクセス用トランジスタＴＮ
11，ＴＮ12，ＴＮ21，ＴＮ22が導通状態に遷移すると、
このセル６内のインバータＩＮＶ1 ，ＩＮＶ1 からみた
出力負荷容量が通常時の２倍になることから、データの
読出しが大幅に遅れてしまう。

【００１１】また、動作マージンに関しては、その大小
を見積もる目安として、いわゆるＲＡＭレシオが用いら
れることが多い。このＲＡＭレシオは、アクセス用トラ
ンジスタに対するインバータＩＮＶ1 ，ＩＮＶ1 を構成
するｎチャネルトランジスタのサイズの比で表される。
したがって、この全てのアクセス用トランジスタＴＮ1
1，ＴＮ12，ＴＮ21，ＴＮ22が導通状態に遷移し、その
サイズが通常時の２倍になった状態では、ＲＡＭレシオ
が半減し、それだけ誤動作する可能性が高くなってしま
う。

【００１２】かといって、誤動作しないように、同一ア
ドレスの同時アクセスを禁止したり、これが起った場合
はアクセスタイミングを数サイクル遅らすこと等により
対処すると、余分な時間を要し、多ポートとしてデータ
入出力の効率化を図った趣旨が生かせないことになる。

【００１３】本発明は、このような実情に鑑みてなさ
れ、データ入出力の効率化のため複数の入出力ポートを
備えた多ポート・メモリセルに対し、データの読出要求
が重複してかけられた場合でも、データの読出速度の低
下や誤動作を防止できる半導体記憶装置を提供すること
を目的とする。

【００１４】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上記目的を達成するために、本発明の半導
体記憶装置では、データの読出要求が重複する場合、多
ポート・メモリセルの一つのポート側でデータの読出し
を行なわせ、同じ読出データを他のポート側のデータ線
からも出力させるようにした。

【００１５】すなわち、この半導体記憶装置は、ビット
線対とワード線とを複数有する多ポート・メモリセル
を、行列状に多数配列して構成されたメモリアレイと、
アドレス信号により、前記ワード線のうち少なくとも２
本のワード線について選択が指示されたときは、アドレ
ス一致信号を出力するアドレス比較手段と、前記アドレ
ス一致信号を受けて、前記ワード線の何れか一のワード
線を選択し他のワード線のみを選択する選択制御手段
と、前記アドレス一致信号を受けて、前記ビット線対の
何れか一のビット線対から読み出して出力されるデータ
を、他のビット線対側から出力させる出力制御手段とを
有することを特徴とする。

【００１６】具体的に、前記アドレス比較手段は、前記
ワード線ごとに入力される複数のアドレス信号を比較す
る比較器により構成させるとよい。また、前記出力制御
手段は、前記他のビット線対側のデータ線に設けられ、
当該他のビット線対からのデータと前記一のビット線対
からのデータとを入力でき、前記アドレス一致信号を入
力している間は、出力するデータの入力方向を他のビッ
ト線対側から一のビット線対側に切り換えるセレクタに
より構成させるとよい。

【００１７】

【発明の実施の形態】以下、本発明に係わる半導体記憶
装置を、２ポート・メモリセルを有するＳＲＡＭを例と
して、図面にもとづいて詳細に説明する。図１は、本実
施形態に係わるＳＲＡＭの概略構成を示すブロック図を
示す。このＳＲＡＭ２０は、大まかには、メモリアレイ
２２と、第１のローデコーダ２４と、第２のローデコー
ダ２６と、第１の入出力回路２８と、第２の入出力回路
３０と、コントロール回路３２とから構成されている。

【００１８】メモリアレイ２２は、従来と同様に、２ポ
ート・メモリセル６を行方向にｍ個、列方向にｎ個配列
して構成されている。各メモリセル６は、第１のワード
線Ｗi1及び第２のワード線Ｗi2（以下、ｉ＝１，２，
…，ｍ）、第１のビット線対Ｂj1，Ｂj1b 及び第２のビ
ット線対Ｂj2，Ｂj2b （以下、ｊ＝１，２，…，ｎ）に
より互いに接続されている。

【００１９】各メモリセル６は、従来と同様に構成され
ている。すなわち、図３に示したように、２つの記憶ノ
ードＮＤ1 ，ＮＤ2 を有し、その記憶ノード間に２つの
インバータＩＮＶ1 ，ＩＮＶ2 が、互いに逆向きに接続
されている。記憶ノードＮＤ1 は、アクセス用トランジ
スタＴＮ11，ＴＮ21を介して、両ビット線対の一方側の
ビット線Ｂj1，Ｂj2に接続されている。同様に、記憶ノ
ードＮＤ2 は、他のアクセス用トランジスタＴＮ12，Ｔ
Ｎ22を介して、他方側のビット線Ｂj1b ，Ｂj2b に接続
されている。そして、前記した第１のワード線Ｗi1が、
アクセス用トランジスタＴＮ11，ＴＮ12のゲートに、第
２のワード線Ｗi2がアクセス用トランジスタＴＮ21，Ｔ
Ｎ22のゲートに、それぞれ接続されている。

【００２０】第１のローデコーダ２４には、アドレス信
号ＡＤＲ1 が入力され、メモリアレイ２２の第１のワー
ド線Ｗi1が出力側に接続されている。第１のローデコー
ダ２４内の第１のワード線Ｗi1の出力段には、前記コン
トロール回路３２から出力されるワードイネーブル信号
ＷＯＩとデコード後のアドレス信号adriを入力とするＡ
ＮＤゲートがｍ個設けられている。同様に、第２のロー
デコーダ２６には、アドレス信号ＡＤＲ2 が入力され、
メモリアレイ２２の第２のワード線Ｗi2が出力側に接続
され、これがコントロール回路３２から出力されるワー
ドイネーブル信号ＷＯＩにより出力制御されている。

【００２１】第１の入出力回路２８は、メモリアレイ２
２の第１のビット線対Ｂj1，Ｂj1bに接続され、第２の
入出力回路３０は、メモリアレイ２２の第２のビット線
対Ｂj2，Ｂj2b に接続されている。

【００２２】コントロール回路３２には、リード信号，
ライト信号，コントロール信号ＣＮＴが入力される。コ
ントロール回路３２内に入力されたリード信号は、コン
トロール信号ＣＮＴに制御され、リードイネーブル信号
ＲＥＩ1 ，ＲＥＩ2 として入出力回路２８，３０に出力
される。同様に、ライト信号もコントロール信号ＣＮＴ
に制御され、ライトイネーブル信号ＷＲＩ1 ，ＷＲＩ2
として入出力回路２８，３０に出力される。また、リー
ド信号とライト信号とから、ＯＲゲートを介して前記ワ
ードイネーブル信号ＷＯＩ1 ，ＷＯＩ2 が生成される。

【００２３】本発明では、アドレス比較手段（比較器３
４）が新たに設けられている。比較器３４は、アドレス
信号ＡＤＲ1 ，ＡＤＲ2 を入力して比較し、２ポート・
メモリセル６のワード線Ｗi1，Ｗi2双方を選択すること
が重複して指示されたときは、アドレス一致信号Ｓを出
力する。また、コントロール回路３２内には、一方のワ
ードイネーブル信号ＷＯＩの出力経路途中に接続された
ＡＮＤゲート３６と、このＡＮＤゲート３６にアドレス
一致信号Ｓを反転入力させるインバータ３８とが設けら
れている。これらＡＮＤゲート３６とインバータ３８に
は、アドレス一致信号Ｓが出力されているときは、一方
の第１のワード線Ｗi1を選択し、他方の第２のワード線
Ｗi2を選択させない選択制御手段としての働きがある。

【００２４】一方、前記第２の入出力回路３０のデータ
出力線の途中には、出力制御手段（セレクタ４０）が接
続されている。このセレクタ４０には、比較器３４から
のアドレス一致信号Ｓの入力があったときは、第１のビ
ット線対Ｂj1，Ｂj1b から読み出されて出力されるデー
タを、他の第２のビット線対Ｂj2，Ｂj2b 側からも出力
させる働きがある。

【００２５】つぎに、このような構成のＳＲＡＭ２０の
データ読出動作について説明する。最初に、２つの読出
要求がかけられた２ポート・メモリセルのアドレスが異
なる場合について述べ、次に、このアドレスが同じ場合
について述べる。いま、第１のローデコーダ２４にアド
レス信号ＡＤＲ1 が入力され、第２のローデコーダ２６
にアドレス信号ＡＤＲ2 が入力され、コントロール回路
３２にリード信号が入力されたとする。各ローデコーダ
２４，２６では、入力したアドレス信号ＡＤＲ1 ，ＡＤ
Ｒ2 が各々デコードされ、デコード後のアドレス信号ａ
ｄｒ1 ，…，ａｄｒm は、その何れかがハイレベルにな
る。また、このアドレス信号ＡＤＲ1 ，ＡＤＲ2 は、比
較器３４にも入力されるが、両信号ＡＤＲ1 ，ＡＤＲ2
のアドレスが異なるため、この比較器３４からは、アド
レス一致信号Ｓは出力されない。すなわち、比較器３４
の出力は、ローレベルで維持される。

【００２６】一方、リード信号を受けたコントロール回
路３２内では、ＯＲゲートからワードイネーブル信号Ｗ
ＯＩが出力され、コントロール回路３２内のＡＮＤゲー
ト３６と外部の第１のローデコーダ２４に入力される。
上記したように、比較器３４の出力はローレベルなの
で、インバータ３８を介してＡＮＤゲート３６にハイレ
ベルの信号が入力され、この結果、ＡＮＤゲート３６か
らはワードイネーブル信号ＷＯＩが第２のローデコーダ
２６に向けて出力されている。また、入力したリード信
号が、コントロール信号ＣＮＴによりタイミング制御さ
れて、リードイネーブル信号ＲＥＩ1 ，ＲＥＩ2 とし
て、それぞれ第１の入出力回路２８，第２の入出力回路
３０に出力される。

【００２７】ローデコーダ２４，２６内では、デコード
後のアドレス信号ａｄｒ1 ，…，ａｄｒm は、それぞれ
出力段でＡＮＤゲートがかけられているが、その各ＡＮ
Ｄゲートは上記ワードイネーブル信号ＷＯＩが既に入力
されていることで開いている。このため、第１のローデ
コーダ２４により、出力側に接続された第１のワード線
Ｗ11，…，Ｗm1の何れかが選択されされ、第２のローデ
コーダ２６により、第２ワード線Ｗ12，…，Ｗm2の何れ
かが選択される。ただし、この場合、同じメモリセル６
内において、両ワード線Ｗi1，Ｗi2が選択されることは
ない。

【００２８】ワード線Ｗi1が選択されたメモリセル６で
は、図３において、アクセス用トランジスタＴＮ11，Ｔ
Ｎ12が導通状態に遷移し、これを介してノードＮＤ1 ，
ＮＤ2 がビット線対Ｂj1，Ｂj1b に接続される。ライト
イネーブル信号ＷＲＩ1 を受けた第１の入出力回路２８
が、その内蔵のセンスアンプを起動し、これがノードＮ
Ｄ1 ，ＮＤ2 の保持データをビット線対Ｂj1，Ｂj1b の
電位変動として検出する。そして、記憶データＤ1 が、
第１の入出力回路２８のデータ出力線から外部に出力さ
れる。同様にして、ワード線Ｗi2が選択されたメモリセ
ル６からも、その記憶データＤ2 が第２の入出力回路３
０のデータ出力線に出力される。このデータ出力線途中
に設けられたセレクタ４０は、前述したように、比較器
３４の出力からアドレス一致信号Ｓが出力されていない
ので、入力した記憶データＤ2 をそのまま外部に出力さ
せる。

【００２９】つぎのデータ読出サイクルで、同じメモリ
セル６内でのワード線Ｗi1，Ｗi2の選択が、アドレス信
号ＡＤＲ1 ，ＡＤＲ2 により重複して指示されたとす
る。すると、比較器３４からアドレス一致信号Ｓが出力
され、比較器３４の出力がローレベルからハイレベルに
立ち上がる。これにより、ＡＮＤゲート３６からのワー
ドイネーブル信号ＷＯＩの出力が停止され、第２のロー
デコーダ２６からの第２のワード線Ｗi2が、全て非選択
となる。

【００３０】一方、第１のローデコーダ２４には、ワー
ドイネーブル信号ＷＯＩが入力されるので、第１のワー
ド線Ｗi1の何れかが選択され、上述したと同様にして、
選択されたメモリセル６から、その記憶データＤ1 が第
１の入出力回路２８のデータ出力線を介して外部に出力
される。これに対し、上記した第２のローデコーダ２６
が全てのワード線Ｗi2を非選択とているので、第２の入
出力回路３０からはデータは何ら出力されない。しか
し、そのデータ出力線に接続されている前記セレクタ４
０に対し、比較器３４からのアドレス一致信号Ｓが入力
されるので、当該セレクタ４０が、出力するデータの入
力方向を第２の入出力回路３０側から、第１の入出力回
路２８側に切り換える。したがって、第２の入出力回路
３０側のデータ出力線にも、第１の入出力回路２８のデ
ータ出力線と同一の記憶データＤ1 が出力される。

【００３１】このように、同一メモリセル６内で異なる
入出力ポートからデータの読出要求があった場合、この
ＳＲＡＭ２０では、比較器３４、インバータ３８やＡＮ
Ｄゲート３６、及びセレクタ４０が新たに付加されてい
るので、同一メモリセル６内で、アクセス用トランジス
タＴＮ11，ＴＮ12と、ＴＮ21，ＴＮ22とが、共に導通状
態に遷移するようなことがない。このため、従来の課題
として先に指摘したように、同一アドレスでメモリアレ
イ６が重複してアクセスされた場合でも、そのデータ読
出速度が低下したり誤動作し易くなることがない。

【００３２】

【発明の効果】以上説明してきたように、本発明に係わ
る半導体記憶装置によれば、高速化のため複数の入出力
ポートを備えた多ポート・メモリセルに対し同時期のア
クセスがなされ、データの読出要求が重複してかけられ
た場合でも、新たに設けられたアドレス比較手段，選択
制御手段および出力制御手段とにより、必ず一のワード
線しか選択されないようにして、その代わりに、一のビ
ット線対から読み出されるデータを全てのビット線対か
ら出力できるようにして、多ポート・メモリセルのデー
タ読出速度や動作マージンの低下を防止している。

【００３３】本発明によって、多ポート・メモリセルか
ら高速で確実にデータ読出しができる半導体記憶装置を
提供することができ、これによりデータ入出力の高効率
化が一層進展するものと期待される。

【図面の簡単な説明】

【図１】図１は、本発明の実施形態に係わるＳＲＡＭの
概略構成を示すブロック図である。

【図２】図２は、従来例として、２ポート・メモリアレ
イを有するＳＲＡＭの概略構成を示すブロック図であ
る。

【図３】図３は、図１及び図２のＳＲＡＭにおいて、メ
モリアレイを構成する２ポート・メモリセルの回路図で
ある。

【符号の説明】

６…２ポート・メモリセル（多ポート・メモリセル）、
２０…ＳＲＡＭ（半導体記憶装置）、２２…メモリアレ
イ、２４…第１のローデコーダ、２６…第２のローデコ
ーダ、２８…第１の入出力回路、３０…第２の入出力回
路、３２…コントロール回路、３４…比較器（アドレス
比較手段）、３６…ＡＮＤゲート（選択制御手段）、３
８…インバータ（選択制御手段）、４０…セレクタ（出
力制御手段）、ＩＮＶ1,ＩＮＶ2 …インバータ、ＮＤ1
，ＮＤ2 …記憶ノード、ＴＮ11〜ＴＮ22…アクセス用
トランジスタ、Ｂj1, Ｂj1b …第１のビット線対、Ｂj
2, Ｂj2b …第２のビット線対、Ｗ11〜Ｗm1…第１のワ
ード線、Ｗ12〜Ｗm2…第２のワード線、ＡＤＲ1 ，ＡＤ
Ｒ2 …アドレス信号（ａｄｒ1 ，ａｄｒ2 …デコード
後）、ＣＮＴ…コントロール信号、ＲＥＩ1 ，ＲＥＩ2
…リードイネーブル信号、ＷＲＩ1 ，ＷＲＩ2 …ライト
イネーブル信号、ＷＯＩ…ワードイネーブル信号、Ｓ…
アドレス一致信号。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ビット線対とワード線とを複数有する多
   ポート・メモリセルを、行列状に多数配列して構成され
   たメモリアレイと、 アドレス信号により、前記ワード線のうち少なくとも２
   本のワード線について選択が指示されたときに、アドレ
   ス一致信号を出力するアドレス比較手段と、 前記アドレス一致信号を受けて、前記ワード線の何れか
   一のワード線のみを選択する選択制御手段と、 前記アドレス一致信号を受けて、前記ビット線対の何れ
   か一のビット線対から読み出されて出力されるデータ
   を、他のビット線対側から出力させる出力制御手段と、 を有する半導体記憶装置。
2. 【請求項２】 前記アドレス比較手段は、前記ワード線
   ごとに入力される複数のアドレス信号を比較する比較器
   により構成され、 前記出力制御手段は、前記他のビット線対側のデータ線
   に設けられ、当該他のビット線対からのデータと前記一
   のビット線対からのデータとを入力でき、前記アドレス
   一致信号を入力している間は、出力するデータの入力方
   向を他のビット線対側から一のビット線対側に切り換え
   るセレクタにより構成されている請求項１に記載の半導
   体記憶装置。