JP2014135110A

JP2014135110A - 合致アドレス制御を備えたマルチポートメモリ

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Publication number: JP2014135110A
Application number: JP2013265276A
Authority: JP
Inventors: H Pelley Perry; エイチ．ペリーペリー
Original assignee: Freescale Semiconductor Inc
Current assignee: NXP USA Inc
Priority date: 2013-01-14
Filing date: 2013-12-24
Publication date: 2014-07-24
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Also published as: JP6278554B2; EP2755207A1; US8861289B2; CN103928049B; US20140198590A1; CN103928049A

Abstract

【課題】改善されたマルチポートＳＲＡＭを提供する。
【解決手段】第１のデータ線対ＤＬＡ／ＤＬＡｂは第１のスイッチングロジックを介して第１のビット線対ＢＬ０Ａ／ＢＬ０Ａｂに、および、第２のスイッチングロジックを介して第３のビット線対ＢＬ１Ａ／ＢＬ１Ａｂに結合され、第２のデータ線対ＤＬＢ／ＤＬＢｂは第３のスイッチングロジックを介して第２のビット線対ＢＬ０Ｂ／ＢＬ０Ｂｂに、および、第４のスイッチングロジックを介して第４のビット線対ＢＬ１Ｂ／ＢＬ１Ｂｂに結合される。第１のアクセスアドレスの少なくとも一部分と第２のアクセスアドレスの少なくとも一部分との間に合致が存在する場合、第３のスイッチングロジックおよび第４のスイッチングロジックの状態は、第２のビット線対および第４のビット線対が第２のデータ線対から分離されたままになるように設定される。
【選択図】図２

Description

本開示は、概して半導体デバイスに関し、より具体的には、合致アドレス制御を備えたマルチポート半導体メモリデバイスに関する。

近年の半導体技術の発展とともに、高速読み出し／書き込み動作を可能にするよりサイズが小さくより容量の大きいメモリが開発されるようになってきている。さらに、複数の入力ポートおよび出力ポートを含むいわゆるマルチポートメモリが、種々のアドレスのデータの読み出し／書き込みに使用されるようになってきている。

マルチポートメモリは、マルチコアプロセッサまたはプロセッサとバスとの間のインターフェースの場合のように、２つ以上のリソースに対してメモリセルの記憶素子へのアクセスを提供することによって、より一般的に使用されるようになってきている。マルチポートメモリに伴う問題の１つは、２つ以上のリソースに対してアクセスを提供するというこの態様をいかに調整するかということである。多くの場合、この能力は、待ち状態および／または調停を使用して達成される。この結果としてアクセス時間が予測不可能になる可能性があり、これは望ましいことではない。

米国特許第６４７３３５７号明細書米国特許第７９４０５９９号明細書米国特許第６１８１６３４号明細書米国特許第６６２５６９９号明細書米国特許第６８１６９５５号明細書米国特許第６８４５０５９号明細書米国特許第６８７３５６５号明細書米国特許第７０５４２１７号明細書米国特許第７２０６２５１号明細書米国特許第７５３３２２２号明細書米国特許第７５７３７５３号明細書米国特許第７８０８８４７号明細書米国特許第７８９４２９６号明細書

ＰＥＬＬＥＹら、「多重化データを有するマルチポートレジスタファイル（Ｍｕｌｔｉ−ＰｏｒｔＲｅｇｉｓｔｅｒＦｉｌｅｗｉｔｈＭｕｌｔｉｐｌｅｘｅｄＤａｔａ）」、米国特許出願第１３／４８３７６４号、２０１２年５月３０日出願エンドウら、「集積マルチポートメモリのためのパイプライン化されたタイムシェアリングアクセス技術（Ｐｉｐｅｌｉｎｅｄ，Ｔｉｍｅ−ＳｈａｒｉｎｇＡｃｃｅｓｓＴｅｃｈｎｉｑｕｅｆｏｒａｎＩｎｔｅｇｒａｔｅｄＭｕｌｔｉｐｏｒｔＭｅｍｏｒｙ）」、ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ、Ｖｏｌ．２６、Ｎｏ．４、１９９１年４月、５４９−５５４ページＪＯＨＮＳＴＯＮら、「単一パス接続コンポーネントアルゴリズムのＦＰＧＡ実装（ＦＰＧＡｉｍｐｌｅｍｅｎｔａｔｉｏｎｏｆａＳｉｎｇｌｅＰａｓｓＣｏｎｎｅｃｔｅｄＣｏｍｐｏｎｅｎｔｓＡｌｇｏｒｉｔｈｍ）」、４ｔｈＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＳｙｍｐｏｓｉｕｍｏｎＥｌｅｃｔｒｏｎｉｃＤｅｓｉｇｎ，Ｔｅｓｔ＆Ａｐｐｌｉｃａｔｉｏｎｓ、２００８年５月、２２８−２３１ページＮＩＩら、「同時コモン行アクセスの迂回と同期した超高密度２ＲＷデュアルポート８Ｔ−ＳＲＡＭ（ＳｙｎｃｈｒｏｎｏｕｓＵｌｔｒａ−Ｈｉｇｈ−Ｄｅｎｓｉｔｙ２ＲＷＤｕａｌ−Ｐｏｒｔ８Ｔ−ＳＲＡＭｗｉｔｈＣｉｒｃｕｍｖｅｎｔｉｏｎｏｆＳｉｍｕｌｔａｎｅｏｕｓＣｏｍｍｏｎ−Ｒｏｗ−Ａｃｃｅｓｓ）」、ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ，Ｖｏｌ．４４，Ｎｏ．３、２００９年３月、９７７−９８６ページＰＩＬＯら、「１．４Ｇｂ／ｓ／ｐｉｎおよびＤＤＲ３−ＳＲＡＭインターフェースを有する５．６ｎｓランダムサイクル１４４Ｍｂ・ＤＲＡＭ（Ａ５．６ｎｓＲａｎｄｏｍＣｙｃｌｅ１４４ＭｂＤＲＡＭｗｉｔｈ１．４Ｇｂ／ｓ／ｐｉｎａｎｄＤＤＲ３−ＳＲＡＭＩｎｔｅｒｆａｃｅ）」、ＩＳＳＣＣ２００３／Ｓｅｓｓｉｏｎ１７／ＳＲＡＭａｎｄＤＲＡＭ／Ｐａｐｅｒ１７．５、ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ、２００３年２月１２日、１１ページ

従って、上述の問題のうちの１つ以上を改善するマルチポートメモリが必要とされている。

本発明の第一の態様によれば、マルチポート・スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）であって、複数のワード線のうちの第１のワード線および第２のワード線と、複数のビット線対のうちの第１のビット線対、第２のビット線対、第３のビット線対、および第４のビット線対と、前記複数のワード線および前記複数のビット線対に結合されているビットセルのアレイであって、該ビットセルのアレイは、第１のストレージラッチを有し、該第１のストレージラッチにアクセスするための前記第１のワード線および前記第１のビット線対に結合されており、前記第１のストレージラッチにアクセスするための前記第２のワード線および前記第２のビット線対に結合されている第１のビットセルと、第２のストレージラッチを有し、該第２のストレージラッチにアクセスするための前記第１のワード線および前記第３のビット線対に結合されており、前記第２のストレージラッチにアクセスするための前記第２のワード線および前記第４のビット線対に結合されている第２のビットセルとを含む、前記ビットセルのアレイと、前記ビットセルのアレイにアクセスするための第１の複数の読み出し／書き込みデータ線対のうちの第１の読み出し／書き込みデータ線対、および、前記ビットセルのアレイにアクセスするための第２の複数の読み出し／書き込みデータ線対のうちの第２の読み出し／書き込みデータ線対であって、該第１の読み出し／書き込みデータ線対は、第１のスイッチングロジックを介して前記第１のビット線対に結合され、第２のスイッチングロジックを介して前記第３のビット線対に結合され、該第２の読み出し／書き込みデータ線対は、第３のスイッチングロジックを介して前記第２のビット線対に結合され、第４のスイッチングロジックを介して前記第４のビット線対に結合されている、前記第１の読み出し／書き込みデータ線対および第２の読み出し／書き込みデータ線対と、第１のアクセスアドレスの少なくとも一部分が第２のアクセスアドレスの少なくとも一部分に合致するか否かに基づいて合致指示子を提供する合致検出器であって、前記合致指示子が合致を指示するのに応答して、前記第３のスイッチングロジックおよび前記第４のスイッチングロジックの状態は、前記第２のビット線対および前記第４のビット線対が前記第２の読み出し／書き込みデータ線対から分離されたままになるように設定される、前記合致検出器とを備える、マルチポートＳＲＡＭが提供される。

本発明の第二の態様によれば、複数のワード線、複数のビット線対、ならびに前記複数のワード線および前記複数のビット線対に結合されている複数のビットセルを有するマルチポート・スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）にアクセスするための方法であって、前記複数のビットセルの各々は、前記複数のビット線対の第１のビット線対および第２のビット線対ならびに前記複数のワード線の第１のワード線および第２のワード線に結合されており、該方法は、第１のアクセスアドレスおよび第２のアクセスアドレスを前記マルチポートＳＲＡＭに提供すること、前記第１のアクセスアドレスの少なくとも一部分と前記第２のアクセスアドレスの少なくとも一部分との比較に基づいて合致指示子を提供すること、前記合致指示子が合致を指示する場合、前記複数のビットセルの各ビットセルに対する前記第２のワード線を非アクティブ化すること、前記第１のアクセスアドレスによって選択されている各ビットセルについて、前記第１のビット線対および前記第１のワード線を使用して前記ビットセルにアクセスするために前記マルチポートＳＲＡＭの第１の読み出し／書き込みデータ線対を使用しつつ、前記ビットセルの前記第２のビット線対を前記マルチポートＳＲＡＭの第２の読み出し／書き込みデータ線対から分離することを含む、方法が提供される。

本発明の第三の態様によれば、マルチポート・スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）であって、第１のストレージラッチを有し、該第１のストレージラッチにアクセスするための前記第１のワード線、第１の真ビット線、および第１の相補ビット線に結合されており、前記第１のストレージラッチにアクセスするための第２のワード線、第２の真ビット線、および第２の相補ビット線に結合されている第１のビットセルと、第２のストレージラッチを有し、該第２のストレージラッチにアクセスするための第１のワード線、第３の真ビット線、および第３の相補ビット線に結合されており、前記第２のストレージラッチにアクセスするための前記第２のワード線、第４の真ビット線、および第４の相補ビット線に結合されている第２のビットセルと、第１のデータ線対であって、前記第１の真ビット線および第１の相補ビット線ならびに第３のビット線および第３の相補ビット線は、第１のアクセスアドレスに応答する第１の列復号回路を介して前記第１のデータ線対に結合されている、前記第１のデータ線対と、第２のデータ線対であって、前記第２の真ビット線および第２の相補ビット線ならびに第４のビット線および第４の相補ビット線は、第２のアクセスアドレスに応答する第２の列復号回路を介して前記第２のデータ線対に結合されている、前記第２のデータ線対と、前記第１のアクセスアドレスから導出される第１の行アドレスが前記第２のアクセスアドレスから導出される第２の行アドレスに合致するか否かに基づいて合致指示子を提供する合致検出器と、前記合致指示子が合致を指示するのに応答して、前記第２の真ビット線および前記第２の相補ビット線が前記第２のデータ線対から分離されたままになり、前記第４の真ビット線および前記第４の相補ビット線が前記第２のデータ線対から分離されたままになるように、前記第２の列復号回路に優先する分離ロジックとを備える、マルチポートＳＲＡＭが提供される。

一実施形態に応じたマルチポートメモリメモリのブロック図である。図１のマルチポートメモリの一部分の組合せ回路、論理、およびブロック図である。図１のマルチポートメモリのメモリセルの回路図である。

本開示は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。図面内の要素は簡潔かつ明瞭にするために示されており、必ずしも原寸に比例して描かれてはいない。

一態様において、１つのビットセルが２つのポートによって選択されるとき、一方のポートのビット線対は選択されたメモリセルのストレージノードから、およびそのデータ線対から分離されたままにされ、一方で他方のポートのビット線対は選択されたメモリセルのストレージノードに、およびそのデータ線対に結合される。また、上記一方のポートの選択されるワード線はディセーブルされたままにされ、他方のポートの選択されるワード線はイネーブルされる。従って、上記一方のポートのビット線対のキャパシタンスが選択されたビットセルに対するアクセスに悪影響を与えることが避けられ、一方で他方のポートのビット線対が必要とされるアクセスを提供する。加えて、共通のビットセルに対する同時マルチポートアクセスに関連するビットセル安定性の問題が回避される。アクセスは読み出しまたは書き込みであることができる。選択されたビットセルに対するアクセスが両方のポートに対して有効であることを保証するために、一方のポートのデータ線対は他方のポートのデータ線対に結合されている。その結果、両方のビット線対が選択されたビットセルのストレージノードに結合されたとしたら発生するであろう性能の低減を回避しながら、両方のポートにとって必要とされるアクセスが達成される。これは、図面および以下の記載を参照することによってより良好に理解される。

図１には、アレイ１２と、ポートＡ行デコーダ１４と、ポートＢ行デコーダ１６と、列回路１８と、ポートＡ行アドレスバッファ２０と、ポートＢ行アドレスバッファ２２と、合致検出器２４と、ポートＡ列アドレスバッファ２６と、ポートＢ列アドレスバッファ２８とを有するメモリ１０が示されている。ポートＡ行デコーダ１４は、行デコーダ３０および行デコーダ３２を備える。ポートＢ行デコーダ１６は、行デコーダ３４および行デコーダ３６を備える。アレイ１２はビットセル３８、４０、４２、および４４を備える。

図３には、メモリセル３８、４０、４２、および４４のようなアレイ１２の他方のビットセルの例示である例示的なメモリセル８９の回路図が示されている。スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルであるビットセル３８は、ノード８４および８６に接続されているインバータ８０および８２と、この例ではＮチャネルトランジスタであるトランジスタ８８、９０、９２、および９４とを備える。インバータ８０は、ノード８４に接続されている入力と、ノード８６に接続されている出力とを有する。インバータ８２は、ノード８６に接続されている入力と、ノード８４に接続されている出力とを有する。ノード８４および８６はメモリセル３８のストレージノードである。トランジスタ８８は、ノード８４に接続されている第１の電流電極、ポートＡワード線であるワード線ＷＬＡに接続されている制御電極、および、ポートＡの相補ビット線であるビット線ＢＬＡｂに接続されている第２の電流電極を有する。トランジスタ９０は、ノード８６に接続されている第１の電流電極、ワード線ＷＬＡに接続されている制御電極、および、ポートＡの真ビット線であるビット線ＢＬＡに接続されている第２の電流電極を有する。トランジスタ９２は、ノード８４に接続されている第１の電流電極、ポートＢのワード線であるワード線ＷＬＢに接続されている制御電極、および、ポートＢの相補ビット線ＢＬＢｂに接続されている第２の電流電極を有する。トランジスタ９４は、ノード８６に接続されている第１の電流電極、ワード線ＷＬＢに接続されている制御電極、および、ポートＢの真ビット線ＢＬＢを有する。ノード８４および８６は、ノード８４についてはトランジスタ８８および９２、ならびに、ノード８６についてはトランジスタ９０および９４を通じてアクセスされるストレージノードである。インバータ８０および８２はともにストレージラッチとみなされてもよい。トランジスタ９０および８８は、メモリセル８９がポートＡによって選択されるとき、ストレージノードをポートＡビット線対に結合するためにイネーブルされる。トランジスタ９２および９４は、メモリセル８９がポートＢによって選択されるときにイネーブルされる。メモリセル８９がポートＡおよびポートＢの両方によって選択される場合、トランジスタ８８および９０がイネーブルされ、トランジスタ９２および９４はワード線ＷＬＢを選択解除することによってディセーブルされたままにされ、それによって、ビット線ＢＬＢｂおよびＢＬＢはストレージノード８４および８６から分離されたままにされる。この例において、ビット線は、ストレージノード８４および８６への書き込み、またはストレージノード８４および８６からの読み出しのいずれかに使用される。ワード線はストレージノードとビット線との間の結合をイネーブルするためのものである。トランジスタ８８、９０、９２、および９４の制御電極はイネーブル入力とみなされてもよく、第２の電流電極はアクセスノードとみなされてもよい。

アレイ１２は、図１においてメモリセル３８、４０、４２、および４４として示されている、メモリセルと称される場合がある４つよりも多いビットセルを含む。メモリセル３８および４０は、ワード線ＷＬ０Ａに接続されている第１のイネーブル入力およびワード線ＷＬ０Ｂに接続されている第２のイネーブル入力を有する。メモリセル３８のポートＡのアクセスノードは真ビット線ＢＬ０Ａおよび相補ビット線ＢＬ０Ａｂに接続されており、ポートＢのアクセスノードは真ビット線ＢＬ０Ｂおよび相補ビット線ＢＬ０Ｂｂに接続されている。メモリセル４０のポートＡのアクセスノードは真ビット線ＢＬ１Ａおよび相補ビット線ＢＬ１Ａｂに接続されており、ポートＢのアクセスノードは真ビット線ＢＬ１Ｂおよび相補ビット線ＢＬ１Ｂｂに接続されている。メモリセル４２および４４は、ワード線ＷＬ０Ａに接続されている第１のイネーブル入力およびワード線ＷＬ０Ｂに接続されている第２のイネーブル入力を有する。メモリセル４２のポートＡのアクセスノードは真ビット線ＢＬ０Ａおよび相補ビット線ＢＬ０Ａｂに接続されており、ポートＢのアクセスノードは真ビット線ＢＬ０Ｂおよび相補ビット線ＢＬ０Ｂｂに接続されている。メモリセル４４のポートＡのアクセスノードは真ビット線ＢＬ１Ａおよび相補ビット線ＢＬ１Ａｂに接続されており、ポートＢのアクセスノードは真ビット線ＢＬ１Ｂおよび相補ビット線ＢＬ１Ｂｂに接続されている。ポートＡ行アドレスバッファ２０はポートＡに関する行アドレス信号の真信号および相補信号を提供する。ポートＢ行アドレスバッファ２２はポートＢに関する行アドレス信号の真信号および相補信号を提供する。行デコーダ３０および３２は、それらが論理ハイであるときはそれぞれワード線ＷＬ０ＡおよびＷＬ１Ａを選択する、ポートＡに関する真アドレス信号と相補アドレス信号との組合せに結合されている。行デコーダ３４および３６は、それらが論理ハイであるときはそれぞれワード線ＷＬ０ＢおよびＷＬ１Ｂを選択する、ポートＢに関する真アドレス信号と相補アドレス信号との組合せに結合されている。合致検出器２４はアドレスバッファ２０および２２に結合されており、それらが同じアドレスを提供するときを検出し、合致指示子ＭＩの真信号および相補信号を提供する。ポートＡおよびポートＢの行アドレスが同じであるとき、これはポートＡおよびポートＢに関する選択されたワード線が同じ行に対するものであることを意味する。この一例は、ワード線ＷＬ０ＡおよびＷＬ０Ｂが選択されていることである。列回路１８はビット線ＢＬ０Ａ、ＢＬ０Ａｂ、ＢＬ０Ｂ、ＢＬＯＢｂ、ＢＬ１Ａ、ＢＬ１Ａｂ、ＢＬ１Ｂ、およびＢＬ１Ｂｂに結合されており、これらのビット線の間で選択を行い、選択されたビット線においてデータを検知し、ポートＡ列アドレスバッファ２６およびポートＢ列アドレスバッファ２８によって提供される列アドレスに応答して、検知されたデータを、ポートＡについてはグローバルデータ線ＧＤＬＡに結合し、ポートＢについてはＧＤＬＢに結合する。セルの同じ列に接続されている同じポートの真および相補ビット線がビット線対として参照される場合がある。たとえば、ビット線ＢＬ０ＡおよびＢＬ０Ａｂがビット線対を形成する。同様に、図２に示されているデータ線ＤＬＡおよびＤＬＡｂはデータ線対として参照される場合がある。

図２には、列回路１８がより詳細に示されている。列回路１８は、トランジスタ５２、５４、５６、５８、６０、６２、６４、６６と、ポートＡの読み出し／書き込み（Ｒ／Ｗ）Ａバッファ６８と、Ｒ／Ｗバッファ７０と、ＡＮＤゲート７６と、ＡＮＤゲート７８とを備える。トランジスタ５２は、ビット線ＢＬ０Ａに接続されている第１の電流電極、ポートＡの列アドレスＣＡ０Ａを受信するための制御電極、および、Ｒ／ＷＡバッファ６８に接続されているポートＡの真データ線ＤＬＡに結合されている第２の電流電極を有する。トランジスタ５４は、ビット線ＢＬ０Ａｂに接続されている第１の電流電極、列アドレスＣＡ０Ａを受信するための制御電極、および、Ｒ／ＷＡバッファ６８に接続されている相補データ線ＤＬＡｂに接続されている第２の電流電極を有する。トランジスタ５６は、ビット線ＢＬ０Ｂに接続されている第１の電流電極、ＡＮＤゲート７６の出力に接続されている制御電極、および、ポートＢのＲ／ＷＢバッファ６８に接続されているポートＢの真データ線ＤＬＢに結合されている第２の電流電極を有する。ＡＮＤゲート７６は、ポートＢの列アドレスＣＡ０Ｂを受信するための第１の入力、および、合致検出器２４によってポートＡおよびポートＢの行アドレスが同じであることを検出したときに提供される相補合致指示子ＭＩｂを受信するための第２の入力を有する。合致指示子ＭＩは、合致が検出されたときは論理ハイである。従って、相補指示子ＭＩｂの論理ローは合致が検出されたことを指示する。合致が検出されなかった場合、相補指示子ＭＩｂは論理ハイであり、それによって、ポートＢの列アドレス信号ＣＡ０Ｂがトランジスタ５８の制御ゲートに通される。トランジスタ５８は、ビット線ＢＬ０Ｂｂに接続されている第１の電流電極、ＡＮＤゲート７６の出力に接続されている制御電極、および、ポートＢのＲ／ＷＢバッファ７０に接続されているポートＢの相補データ線ＤＬＢｂに結合されている第２の電流電極を有する。トランジスタ６０は、ビット線ＢＬ１Ａに接続されている第１の電流電極、ポートＡの列アドレス信号ＣＡ１Ａを受信するための制御電極、および、Ｒ／ＷＡバッファ６８に接続されているポートＡの真データ線ＤＬＡに結合されている第２の電流電極を有する。トランジスタ６２は、ビット線ＢＬ１Ａｂに接続されている第１の電流電極、列アドレス信号ＣＡ１Ａを受信するための制御電極、および、Ｒ／ＷＡバッファ６８に接続されている相補データ線ＤＬＡｂに結合されている第２の電流電極を有する。トランジスタ６４は、ビット線ＢＬ１Ｂに接続されている第１の電流電極、ＡＮＤゲート７８の出力に接続されている制御電極、および、ポートＢのＲ／ＷＢバッファ７０に接続されているポートＢの真データ線ＤＬＢに結合されている第２の電流電極を有する。ＡＮＤゲート７６は、ポートＢの列アドレスＣＡ１Ｂを受信するための第１の入力、および、合致検出器２４によってポートＡおよびポートＢの行アドレスが同じであることを検出したときに提供される相補合致指示子ＭＩｂを受信するための第２の入力を有する。相補合致信号ＭＩｂについて前述したように、合致が検出されなかった場合、相補指示子ＭＩｂは論理ハイであり、それによって、ポートＢの列アドレス信号ＣＡ１Ｂがトランジスタ６４の制御ゲートに通される。トランジスタ６６は、ビット線ＢＬ１Ｂｂに接続されている第１の電流電極、ＡＮＤゲート７８の出力に接続されている制御電極、および、ポートＢのＲ／ＷＢバッファ７０に接続されているポートＢの相補データ線ＤＬ１Ｂｂに結合されている第２の電流電極を有する。トランジスタ７２は、ポートＡの相補データ線ＤＬＡｂに結合されている第１の電流電極、合致指示子信号ＭＩに結合されている制御ゲート、および、ポートＢの相補データ線ＤＬＢｂに結合されている第２の電流電極を有する。トランジスタ７４は、ポートＡの真データ線ＤＬＡに結合されている第１の電流電極、合致指示子信号ＭＩに結合されているゲート電極、および、ポートＢの真データ線ＤＬＢに結合されている第２の電流電極を有する。

読み出しについて、ビット線上に存在するデータは選択的に、データ線対ＤＬＡおよびＤＬＡｂならびにデータ線対ＤＬＢおよびＤＬＢｂに結合される。この選択はポートＡについては列アドレス信号ＣＡ０ＡおよびＣＡ１Ａによって行われ、ポートＢについては列アドレス信号Ｃａ０ＢおよびＣＡ１Ｂによって行われる。Ｒ／ＷＡバッファ６８およびＲ／ＷＢバッファ７０は各々、検知回路および書き込みドライバを含む。読み出しについて、Ｒ／ＷＡバッファ６８およびＲ／ＷＢバッファ７０は、それぞれデータ線対ＤＬＡおよびＤＬＢｂならびにデータ線対ＤＬＢおよびＤＬＢｂ上に存在するデータを検知する。検知後、データはグローバルデータ線ＧＤＬＡおよびＧＤＬＢ上に提供される。書き込みについて、グローバルデータ線ＧＤＬＡおよびＧＤＬＢ上でデータが受信される。その後、データはＲ／ＷＡバッファ６８およびＲ／ＷＢバッファ７０の書き込みドライバによって、それぞれデータ線対ＤＬＡおよびＤＬＡｂならびにデータ線対ＤＬＢおよびＤＬＢｂ上に書き込まれる。書き込みのために読み出しと同じようにビット線が選択される。この例において、選択は二者択一である。列アドレスに関連付けられるビット線対は、ポートＡとポートＢとで行アドレスが異なっている通常動作について選択されるビット線対である。ポートＡについて、列アドレスＣＡ０Ａはビット線対ＢＬ０ＡおよびＢＬ０Ａｂに関連付けられ、列アドレスＣＡ１Ａはビット線対ＢＬ１ＡおよびＢＬ１Ａｂに関連付けられる。ポートＢについて、列アドレスＣＡ０Ｂはビット線対ＢＬ０ＢおよびＢＬ０Ｂｂに関連付けられ、列アドレスＣＡ１Ｂはビット線対ＢＬ１ＢおよびＢＬ１Ｂｂに関連付けられる。

行アドレスが異なっている通常動作について、合致検出器２４は合致がないことを検出し、それによって、ポートＡおよびポートＢアドレスバッファはそれぞれの行アドレス信号をポートＡ行デコーダおよびポートＢ行デコーダに提供する。従って、たとえば、ポートＡ行デコーダである行デコーダ３０は、ワード線ＷＬ０Ａをイネーブルすることによって応答してもよく、ポートＢ行デコーダである行デコーダ３６は、ワード線ＷＬ１Ｂをイネーブルすることによって応答してもよい。その後、ポートＡビット線対は、ワード線ＷＬ０ＡおよびＷＬ０Ｂに接続されているメモリセルの行に沿ったメモリセルのストレージノードに結合される。同様に、ポートＢビット線対は、ワード線ＷＬ１ＡおよびＷＬ１Ｂに接続されているメモリセルの行に沿ったメモリセルのストレージノードに結合される。そのような場合、その後、ポートＡはワード線ＷＬ０ＡおよびＷＬ１Ａに接続されている行に沿った選択されているメモリセルを読み出しまたは書き込みすることができ、ポートＢはワード線ＷＬ０ＢおよびＷＬ１Ｂに接続されている行に沿った選択されているメモリセルを読み出しまたは書き込みすることができる。行アドレスは異なっているため、合致指示子ＭＩはアサートされず、それによって、真合致指示子信号ＭＩは、トランジスタ７２および７４を非導電性にする効果を有する論理ローである。行アドレスが異なっているこの場合において、相補合致指示子信号ＭＩｂは論理ハイであり、それによって、ＡＮＤゲート７６および７８の出力は、それぞれ列アドレス信号ＣＡ０ＢおよびＣＡ１Ｂと同じである。そのような場合、ポートＡおよびポートＢの動作は他方に、あったとしてもほとんど影響を与えない。１対のみのビット線が、選択されている行に沿った任意の所与のメモリセルのストレージノードに結合される。他方、行アドレスが同じである場合、メモリセルのストレージノードが２対のビット線に結合されるのを回避するために動作は異なって処理される。

ポートＡおよびポートＢの行アドレスが同じである場合について、合致検出器２４はそれらが同じであることを検出し、合致指示子ＭＩをポートＡ行デコーダ３４およびポートＢ行デコーダ３６ならびに列回路１８にアサートする。ポートＢ行デコーダ３４および３６は、それらの出力をディセーブルすることによって、応答し、それによって、いずれのポートＢワード線もイネーブルされない。従って、たとえば、行デコーダ３０および３４がポートＡおよびポートＢの行アドレスによって選択される場合、行デコーダ３０は選択されてワード線ＷＬ０Ａをイネーブルするが、行デコーダ３４はイネーブルされず、ワード線ＷＬ０Ｂはイネーブルされない。ワード線ＷＬ０Ｂがイネーブルされないことによって、選択されている行に沿ったメモリセル、すなわち、たとえばメモリセル３８および４０のストレージノードはポートＢビット線対に結合されない。従って、ポートＢビット線対のキャパシンタスは、選択されている行に沿ったメモリセルのストレージノードに結合されているポートＡビット線対のキャパシンタスに付加されない。加えて、２つ以上のビット線対が共通のビットセルに結合されることによって引き起こされるビットセル不安定性が回避される。また、ポートＢビット線対はデータ線から分離される。ＡＮＤゲート７６および７８は、行アドレス合致があるときは論理ローである相補合致指示子信号ＭＩｂを受信し、それによって、ＡＮＤゲート７６および７８は、列アドレス信号ＣＡ０ＢおよびＣＡ１Ｂの論理状態にかかわらず論理ローを出力する。従って、トランジスタ５８および６４は非導電性であり、これによって、ビット線対ＢＬ０ＢおよびＢＬ０Ｂｂならびにビット線対ＢＬ１ＢおよびＢＬ１Ｂｂはデータ線対ＤＬＢおよびＤＬＢｂから分離されたままにされる。真合致指示子信号ＭＩが論理ハイであることによって、トランジスタ７２および７４は導電性であり、これは、データ線対ＤＬＡおよびＤＬＡｂをデータ線対ＤＬＢおよびＤＬＢｂにともに結合するという効果を有する。これによって、Ｒ／ＷＡバッファ６８およびＲ／ＷＢバッファ７０のいずれかまたは両方によって検知および書き込みが達成されることが可能になる。従って、ポートＢビット線対のキャパシンタスがポートＡビット線対のキャパシンタスに付加されない一方で、ポートＡおよびポートＢを通じた読み出しおよび書き込みの柔軟性が犠牲にならない。これは、主負荷がビット線キャパシタンスであり、セルサイズを小さく保持するためにメモリセルの駆動能力が相対的に低い読み出しにとって特に重要である。ビット線キャパシタンスは検知の設計において非常に重要であり、検知時間を大幅に増大させる。強引な検知設計およびセルサイズは、２つ以上のビット線対が複数のポートによって選択された場合にセルの状態が反転するというリスクを負う可能性がある。従って、読み出しおよび書き込みに同じ対のビット線を使用しながら両方のポートからの読み出しおよび書き込みの柔軟性を保持しつつ、キャパシタンス倍加問題およびビットセル安定性問題が回避されることが分かる。

ここまでで、複数のワード線のうちの第１のワード線および第２のワード線を含むマルチポート・スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）が提供されたことを諒解されたい。マルチポートＳＲＡＭは、複数のビット線対のうちの第１のビット線対、第２のビット線対、第３のビット線対、および第４のビット線対をさらに含む。マルチポートＳＲＡＭは、複数のワード線および複数のビット線対に結合されているビットセルのアレイをさらに含み、当該ビットセルのアレイは、第１のストレージラッチを有し、当該第１のストレージラッチにアクセスするための第１のワード線および第１のビット線対に結合されており、第１のストレージラッチにアクセスするための第２のワード線および第２のビット線対に結合されている第１のビットセルと、第２のストレージラッチを有し、第２のストレージラッチにアクセスするための第１のワード線および第３のビット線対に結合されており、第２のストレージラッチにアクセスするための第２のワード線および第４のビット線対に結合されている第２のビットセルとを含む。マルチポートＳＲＡＭは、ビットセルのアレイにアクセスするための第１の複数の読み出し／書き込みデータ線対のうちの第１の読み出し／書き込みデータ線対、および、ビットセルのアレイにアクセスするための第２の複数の読み出し／書き込みデータ線対のうちの第２の読み出し／書き込みデータ線対をさらに含み、第１の読み出し／書き込みデータ線対は第１のスイッチングロジックを介して第１のビット線対に結合され、第２のスイッチングロジックを介して第３のビット線対に結合され、第２の読み出し／書き込みデータ線対は第３のスイッチングロジックを介して第２のビット線対に結合され、第４のスイッチングロジックを介して第４のビット線対に結合される。マルチポートＳＲＡＭは、第１のアクセスアドレスの少なくとも一部分が第２のアクセスアドレスの少なくとも一部分に合致するか否かに基づいて合致指示子を提供する合致検出器をさらに含み、合致指示子が合致を指示するのに応答して、第３のスイッチングロジックおよび第４のスイッチングロジックの状態が、第２のビット線対および第４のビット線対が第２の読み出し／書き込みデータ線対から分離されたままになるように設定される。マルチポートＳＲＡＭは、結合回路であって、合致指示子が合致を指示するのに応答して、当該結合回路は、第１の読み出し／書き込みデータ線対および第２の読み出し／書き込みデータ線対の真データ線を互いに結合し、第１の読み出し／書き込みデータ線対および第２の読み出し／書き込みデータ線対の相補データ線を互いに結合する、結合回路をさらに含んでもよい。マルチポートＳＲＡＭは、結合回路が、第１の読み出し／書き込みデータ線対の真データ線に接続されている第１の電流電極、第２の読み出し／書き込みデータ線対の真データ線に接続されている第２の電流電極、および合致指示子を受信するように結合されている制御電極を有する第１のトランジスタと、第１の読み出し／書き込みデータ線対の相補データ線に接続されている第１の電流電極、第２の読み出し／書き込みデータ線対の相補データ線に接続されている第２の電流電極、および合致指示子を受信するように結合されている制御電極を有する第２のトランジスタとを含むことをさらに特徴としてもよい。マルチポートＳＲＡＭは、第１のアクセスアドレスに応答して第１の列復号出力を提供し、第２のアクセスアドレスに応答して第２の列復号出力を提供する列復号回路をさらに含んでもよい。マルチポートＳＲＡＭは、合致指示子が合致を指示しないのに応答して、第１のスイッチングロジックおよび第２のスイッチングロジックの状態が第１の列復号出力によって、第１のビットセルおよび第２のビットセルのうちの一方が第１の読み出し／書き込みデータ線対によってアクセスされるように決定され、第３のスイッチングロジックおよび第４のスイッチングロジックの状態が第２の列復号出力によって、第１のビットセルおよび第２のビットセルのうちの一方が第２の読み出し／書き込みデータ線対によってアクセスされるように決定されることをさらに特徴としてもよい。マルチポートＳＲＡＭは、合致指示子が合致を指示するのに応答して、第１のスイッチングロジックおよび第２のスイッチングロジックの状態が第１の列復号出力によって決定され、第３のスイッチングロジックおよび第４のスイッチングロジックの状態が、第２の列復号出力の値にかかわらず、第２のビット線対および第４のビット線対が第２のデータ線対から分離されたままであるように設定されることをさらに特徴としてもよい。マルチポートＳＲＡＭは、第１のデータ線対に結合されている第１の読み出し／書き込み回路であって、それによって、第１のワード線が選択されるとき、第１のデータ線対は第１のスイッチングロジックおよび第２のスイッチングロジックの状態に基づいて第１のビットセルまたは第２のビットセルのうちの一方にアクセスする、第１の読み出し／書き込み回路と、第２のデータ線対に結合されている第２の読み出し／書き込み回路であって、それによって、第２のワード線が選択され、合致指示子が合致を指示しないとき、第２のデータ線対は第３のスイッチングロジックおよび第４のスイッチングロジックの状態に基づいて第１のビットセルまたは第２のビットセルのうちの一方にアクセスする、第２の読み出し／書き込み回路とをさらに含んでもよい。マルチポートＳＲＡＭは、第１のワード線を含む、複数のワード線の第１のサブセットに結合されている第１の行復号回路であって、第１の行復号回路は第１のアクセスアドレスに基づいて第１のサブセットのワード線をアクティブ化する、第１の行復号回路と、第２のワード線を含む、複数のワード線の第２のサブセットに結合されている第２の行復号回路であって、第１のサブセットと第２のサブセットとは相互排他的である、第２の行復号回路とをさらに含んでもよい。マルチポートＳＲＡＭは、合致指示子が合致を指示しないとき、第２の行復号回路は第２のアクセスアドレスに基づいて第２のサブセットのワード線をアクティブ化し、合致指示子が合致を指示するとき、第２の行復号回路がディセーブルされ、ここで第２のワード線はディセーブルされることをさらに特徴としてもよい。マルチポートＳＲＡＭは、第１のアクセスアドレスの少なくとも一部分が第１のアクセスアドレスから導出される第１の行アドレスとして特徴付けられ、第２のアクセスアドレスの少なくとも一部分が第２のアクセスアドレスから導出される第２の行アドレスとして特徴付けられることをさらに特徴としてもよい。マルチポートＳＲＡＭは、合致指示子が合致を指示しないとき、第１の複数の読み出し／書き込みデータ線が第１のアクセスアドレスに応答してビットセルのアレイの第１のセットのビットセルにアクセスし、第２の複数の読み出し／書き込みデータ線が第２のアクセスアドレスに応答して、第１のセットのビットセルと相互排他的なビットセルのアレイの第２のセットのビットセルにアクセスすることをさらに特徴としてもよい。マルチポートＳＲＡＭは、第１の複数の読み出し／書き込みデータ線のアクセスが第２の複数の読み出し／書き込みデータ線のアクセスと同時に行われることをさらに特徴としてもよい。

複数のワード線、複数のビット線対、ならびに複数のワード線および複数のビット線対に結合されている複数のビットセルを有するマルチポート・スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）にアクセスするための方法も開示され、複数のビットセルの各々は、複数のビット線対の第１のビット線対および第２のビット線対ならびに複数のワード線の第１のワード線および第２のワード線に結合されている。方法は、第１のアクセスアドレスおよび第２のアクセスアドレスをマルチポートＳＲＡＭに提供するステップを含む。方法は、第１のアクセスアドレスの少なくとも一部分と第２のアクセスアドレスの少なくとも一部分との比較に基づいて合致指示子を提供するステップをさらに含む。方法は、合致指示子が合致を指示する場合、複数のビットセルの各ビットセルに対する第２のワード線を非アクティブ化するステップと、第１のアクセスアドレスによって選択されている各ビットセルについて、第１のビット線対および第１のワード線を使用してビットセルにアクセスするためにマルチポートＳＲＡＭの第１の読み出し／書き込みデータ線対を使用し、一方でビットセルの第２のビット線対をマルチポートＳＲＡＭの第２の読み出し／書き込みデータ線対から分離するステップとをさらに含む。方法は、合致指示子が合致を指示する場合、第１の読み出し／書き込みデータ線対の真読み出し／書き込みデータ線を第２の読み出し／書き込みデータ線対の真読み出し／書き込みデータ線に結合するステップと、第１の読み出し／書き込みデータ線対の相補読み出し／書き込みデータ線を第２の読み出し／書き込みデータ線対の相補読み出し／書き込みデータ線に結合するステップとをさらに含んでもよい。方法は、合致指示子が合致を指示しない場合、第１のアクセスアドレスによって選択されている各ビットセルについて、ビットセルに対する読み出しまたは書き込みアクセスを実行するために第１の読み出し／書き込みデータ線対を使用するステップと、第２のアクセスアドレスによって選択されている各ビットセルについて、ビットセルに対する読み出しまたは書き込みアクセスを実行するために第２の読み出し／書き込みデータ線対を使用するステップとをさらに含んでもよい。

第１のストレージラッチを有し、第１のストレージラッチにアクセスするための第１のワード線、第１の真ビット線、および第１の相補ビット線に結合されており、第１のストレージラッチにアクセスするための第２のワード線、第２の真ビット線、および第２の相補ビット線に結合されている、第１のビットセルを含むマルチポートＳＲＡＭも開示される。マルチポートＳＲＡＭは、第２のストレージラッチを有し、第２のストレージラッチにアクセスするための第１のワード線、第３の真ビット線、および第３の相補ビット線に結合されており、第２のストレージラッチにアクセスするための第２のワード線、第４の真ビット線、および第４の相補ビット線に結合されている、第２のビットセルをさらに含む。マルチポートＳＲＡＭは、第１のデータ線対をさらに含み、第１の真ビット線および第１の相補ビット線ならびに第３のビット線および第３の相補ビット線が、第１のアクセスアドレスに応答する第１の列復号回路を介して第１のデータ線対に結合される。マルチポートＳＲＡＭは、第２のデータ線対をさらに含み、第２の真ビット線および第２の相補ビット線ならびに第４のビット線および第４の相補ビット線が、第２のアクセスアドレスに応答する第２の列復号回路を介して第２のデータ線対に結合される。マルチポートＳＲＡＭは、第１のアクセスアドレスから導出される第１の行アドレスが第２のアクセスアドレスから導出される第２の行アドレスに合致するか否かに基づいて合致指示子を提供する合致検出器をさらに含む。マルチポートＳＲＡＭは、合致指示子が合致を指示するのに応答して、第２の真ビット線および第２の相補ビット線が第２のデータ線対から分離されたままになり、第４の真ビット線および第４の相補ビット線が第２のデータ線対から分離されたままになるように、第２の列復号回路に優先する分離ロジックをさらに含む。マルチポートＳＲＡＭは、第１のデータ線対と第２のデータ線対との間に結合されている結合回路であって、合致指示子が合致を指示するのに応答して、当該結合回路は、第１の読み出し／書き込みデータ線対および第２の読み出し／書き込みデータ線対の真データ線を互いに結合し、第１の読み出し／書き込みデータ線対および第２の読み出し／書き込みデータ線対の相補データ線を互いに短絡する、結合回路をさらに含んでもよい。マルチポートＳＲＡＭは、合致指示子が合致を指示しないのに応答して、第１の列復号回路が、第１のアクセスアドレスに基づいて第１のデータ線対に結合するために、第１の真ビット線および第１の相補ビット線または第３の真ビット線および第３の相補ビット線のいずれかを選択し、第２の列復号回路が、第２のアクセスアドレスに基づいて第２のデータ線対に結合するために、第２の真ビット線および第２の相補ビット線または第４の真ビット線および第４の相補ビット線のいずれかを選択することをさらに特徴としてもよい。マルチポートＳＲＡＭは、第１のデータ線対に結合されている第１の読み出し／書き込み回路であって、それによって、第１のワード線が選択されるとき、第１のデータ線対は第１のビットセルまたは第２のビットセルのうちの一方からデータを読み出し、または当該ビットセルにデータを書き込むことができる、第１の読み出し／書き込み回路と、第２のデータ線対に結合されている第２の読み出し／書き込み回路であって、それによって、第２のワード線が選択され、かつ合致指示子が合致を指示しないとき、第２のデータ線対は第１のビットセルまたは第２のビットセルのうちの一方からデータを読み出し、または当該ビットセルにデータを書き込むことができる、第２の読み出し／書き込み回路とをさらに含んでもよい。マルチポートＳＲＡＭは、第１のワード線に結合されている第１の行復号回路であって、当該第１の行復号回路は選択的に、第１のアクセスアドレスに基づいて第１のワード線をアクティブ化する、第１の行復号回路と、第２のワード線に結合されている第２の行復号回路であって、合致指示子が合致を指示するとき、当該第２の行復号回路は、第２のアクセスアドレスの値にかかわらず、第２のワード線を非アクティブ化するように非アクティブ化され、合致指示子が合致を指示しないとき、当該第２の行復号回路は選択的に、第２のアクセスアドレスに基づいて第２のワード線をアクティブ化する、第２の行復号回路とをさらに含んでもよい。

本開示を実装する装置は、大部分について、当業者に既知の電子コンポーネントおよび回路から成っているため、本開示の基礎となる概念の理解および評価のために、ならびに本開示の教示を分かりにくくせず当該教示から注意を逸らさせないために、回路の詳細は上記で例示されているように必要と考えられる範囲を超えては説明されない。

本明細書において、具体的な実施形態を参照して本開示を説明したが、添付の特許請求の範囲に明記されているような本開示の範囲から逸脱することなくさまざまな改変および変更を為すことができる。たとえば、本発明は２つのポートのコンテキストにおいて説明されており、２つよりも多いポートがあるメモリアーキテクチャに適用されてもよい。従って、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本開示の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。

さらに、本明細書において使用される場合、「１つ」という用語は、１つまたは２つ以上として定義される。さらに、特許請求の範囲における「少なくとも１つの」および「１つ以上の」のような前置きの語句の使用は、不定冠詞「１つの」による別の請求項要素の導入が、このように導入された請求項要素を含む任意の特定の請求項を、たとえ同じ請求項が前置きの語句「１つ以上の」または「少なくとも１つの」および「１つの」のような不定冠詞を含む場合であっても、１つだけのこのような要素を含む開示に限定することを暗示するように解釈されるべきではない。同じことが、定冠詞の使用についても当てはまる。

別途記載されない限り、「第１の」および「第２の」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。従って、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。

Claims

マルチポート・スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）であって、
複数のワード線のうちの第１のワード線および第２のワード線と、
複数のビット線対のうちの第１のビット線対、第２のビット線対、第３のビット線対、および第４のビット線対と、
前記複数のワード線および前記複数のビット線対に結合されているビットセルのアレイであって、該ビットセルのアレイは、
第１のストレージラッチを有し、該第１のストレージラッチにアクセスするための前記第１のワード線および前記第１のビット線対に結合されており、前記第１のストレージラッチにアクセスするための前記第２のワード線および前記第２のビット線対に結合されている第１のビットセルと、
第２のストレージラッチを有し、該第２のストレージラッチにアクセスするための前記第１のワード線および前記第３のビット線対に結合されており、前記第２のストレージラッチにアクセスするための前記第２のワード線および前記第４のビット線対に結合されている第２のビットセルと
を含む、前記ビットセルのアレイと、
前記ビットセルのアレイにアクセスするための第１の複数の読み出し／書き込みデータ線対のうちの第１の読み出し／書き込みデータ線対、および、前記ビットセルのアレイにアクセスするための第２の複数の読み出し／書き込みデータ線対のうちの第２の読み出し／書き込みデータ線対であって、
該第１の読み出し／書き込みデータ線対は、第１のスイッチングロジックを介して前記第１のビット線対に結合され、第２のスイッチングロジックを介して前記第３のビット線対に結合され、
該第２の読み出し／書き込みデータ線対は、第３のスイッチングロジックを介して前記第２のビット線対に結合され、第４のスイッチングロジックを介して前記第４のビット線対に結合されている、前記第１の読み出し／書き込みデータ線対および第２の読み出し／書き込みデータ線対と、
第１のアクセスアドレスの少なくとも一部分が第２のアクセスアドレスの少なくとも一部分に合致するか否かに基づいて合致指示子を提供する合致検出器であって、前記合致指示子が合致を指示するのに応答して、前記第３のスイッチングロジックおよび前記第４のスイッチングロジックの状態は、前記第２のビット線対および前記第４のビット線対が前記第２の読み出し／書き込みデータ線対から分離されたままになるように設定される、前記合致検出器と
を備える、マルチポートＳＲＡＭ。
結合回路をさらに備え、前記合致指示子が合致を指示するのに応答して、該結合回路は、前記第１の読み出し／書き込みデータ線対および前記第２の読み出し／書き込みデータ線対の真データ線を互いに結合し、前記第１の読み出し／書き込みデータ線対および前記第２の読み出し／書き込みデータ線対の相補データ線を互いに結合する、請求項１に記載のマルチポートＳＲＡＭ。
前記結合回路は、
前記第１の読み出し／書き込みデータ線対の前記真データ線に接続されている第１の電流電極、第２の読み出し／書き込みデータ線対の前記真データ線に接続されている第２の電流電極、および前記合致指示子を受信するように結合されている制御電極を有する第１のトランジスタと、
前記第１の読み出し／書き込みデータ線対の前記相補データ線に接続されている第１の電流電極、第２の読み出し／書き込みデータ線対の前記相補データ線に接続されている第２の電流電極、および前記合致指示子を受信するように結合されている制御電極を有する第２のトランジスタと
を含む、請求項２に記載のマルチポートＳＲＡＭ。
前記第１のアクセスアドレスに応答して第１の列復号出力を提供し、前記第２のアクセスアドレスに応答して第２の列復号出力を提供する列復号回路をさらに備える、請求項１に記載のマルチポートＳＲＡＭ。
前記合致指示子が合致を指示しないのに応答して、前記第１のスイッチングロジックおよび前記第２のスイッチングロジックの状態は、前記第１のビットセルおよび前記第２のビットセルのうちの一方が前記第１の読み出し／書き込みデータ線対によってアクセスされるように、前記第１の列復号出力によって決定され、前記第３のスイッチングロジックおよび前記第４のスイッチングロジックの状態は、前記第１のビットセルおよび前記第２のビットセルのうちの一方が前記第２の読み出し／書き込みデータ線対によってアクセスされるように、前記第２の列復号出力によって決定される、請求項４に記載のマルチポートＳＲＡＭ。
前記合致指示子が合致を指示するのに応答して、前記第１のスイッチングロジックおよび前記第２のスイッチングロジックの状態が前記第１の列復号出力によって決定され、前記第３のスイッチングロジックおよび前記第４のスイッチングロジックの状態が、前記第２の列復号出力の値にかかわらず、前記第２のビット線対および前記第４のビット線対が前記第２のデータ線対から分離されたままであるように設定される、請求項４に記載のマルチポートＳＲＡＭ。
前記第１のワード線が選択されるとき、前記第１のデータ線対が前記第１のスイッチングロジックおよび前記第２のスイッチングロジックの状態に基づいて前記第１のビットセルまたは前記第２のビットセルのうちの一方にアクセスするように、前記第１のデータ線対に結合されている第１の読み出し／書き込み回路と、
前記第２のワード線が選択され、かつ前記合致指示子が合致を指示しないとき、前記第２のデータ線対が前記第３のスイッチングロジックおよび前記第４のスイッチングロジックの状態に基づいて前記第１のビットセルまたは前記第２のビットセルのうちの一方にアクセスするように、前記第２のデータ線対に結合されている第２の読み出し／書き込み回路と
をさらに備える、請求項１に記載のマルチポートＳＲＡＭ。
前記第１のワード線を含み、前記複数のワード線の第１のサブセットに結合されている第１の行復号回路であって、前記第１の行復号回路は前記第１のアクセスアドレスに基づいて前記第１のサブセットのワード線をアクティブ化する、前記第１の行復号回路と、
前記第２のワード線を含み、前記複数のワード線の第２のサブセットに結合されている第２の行復号回路であって、前記第１のサブセットと前記第２のサブセットとは相互排他的である、前記第２の行復号回路と
をさらに備える、請求項１に記載のマルチポートＳＲＡＭ。
前記合致指示子が合致を指示しないとき、前記第２の行復号回路は前記第２のアクセスアドレスに基づいて前記第２のサブセットのワード線をアクティブ化し、
前記合致指示子が合致を指示するとき、前記第２の行復号回路がディセーブルされ、前記第２のワード線はディセーブルされる、請求項８に記載のマルチポートＳＲＡＭ。
前記第１のアクセスアドレスの少なくとも一部分は、前記第１のアクセスアドレスから導出される第１の行アドレスとして特徴付けられ、前記第２のアクセスアドレスの少なくとも一部分は、前記第２のアクセスアドレスから導出される第２の行アドレスとして特徴付けられる、請求項１に記載のマルチポートＳＲＡＭ。
前記合致指示子が合致を指示しないとき、前記第１の複数の読み出し／書き込みデータ線は、前記第１のアクセスアドレスに応答して前記ビットセルのアレイの第１のセットのビットセルにアクセスし、前記第２の複数の読み出し／書き込みデータ線は、前記第２のアクセスアドレスに応答して、前記第１のセットのビットセルと相互排他的な前記ビットセルのアレイの第２のセットのビットセルにアクセスする、請求項１に記載のマルチポートＳＲＡＭ。
前記第１の複数の読み出し／書き込みデータ線のアクセスは、前記第２の複数の読み出し／書き込みデータ線のアクセスと同時に行われる、請求項１１に記載のマルチポートＳＲＡＭ。
複数のワード線、複数のビット線対、ならびに前記複数のワード線および前記複数のビット線対に結合されている複数のビットセルを有するマルチポート・スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）にアクセスするための方法であって、前記複数のビットセルの各々は、前記複数のビット線対の第１のビット線対および第２のビット線対ならびに前記複数のワード線の第１のワード線および第２のワード線に結合されており、該方法は、
第１のアクセスアドレスおよび第２のアクセスアドレスを前記マルチポートＳＲＡＭに提供すること、
前記第１のアクセスアドレスの少なくとも一部分と前記第２のアクセスアドレスの少なくとも一部分との比較に基づいて合致指示子を提供すること、
前記合致指示子が合致を指示する場合、
前記複数のビットセルの各ビットセルに対する前記第２のワード線を非アクティブ化すること、
前記第１のアクセスアドレスによって選択されている各ビットセルについて、前記第１のビット線対および前記第１のワード線を使用して前記ビットセルにアクセスするために前記マルチポートＳＲＡＭの第１の読み出し／書き込みデータ線対を使用しつつ、前記ビットセルの前記第２のビット線対を前記マルチポートＳＲＡＭの第２の読み出し／書き込みデータ線対から分離すること
を含む、方法。
前記合致指示子が合致を指示する場合、前記方法は、
前記第１の読み出し／書き込みデータ線対の真読み出し／書き込みデータ線を前記第２の読み出し／書き込みデータ線対の真読み出し／書き込みデータ線に結合すること、
前記第１の読み出し／書き込みデータ線対の相補読み出し／書き込みデータ線を前記第２の読み出し／書き込みデータ線対の相補読み出し／書き込みデータ線に結合すること
をさらに含む、請求項１３に記載の方法。
前記合致指示子が合致を指示しない場合、前記方法は、
前記第１のアクセスアドレスによって選択されている各ビットセルについて、前記第１の読み出し／書き込みデータ線対を使用して前記ビットセルに対する読み出しまたは書き込みアクセスを実行すること、
前記第２のアクセスアドレスによって選択されている各ビットセルについて、前記第２の読み出し／書き込みデータ線対を使用して前記ビットセルに対する読み出しまたは書き込みアクセスを実行すること
を含む、請求項１３に記載の方法。
マルチポート・スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）であって、
第１のストレージラッチを有し、該第１のストレージラッチにアクセスするための第１のワード線、第１の真ビット線、および第１の相補ビット線に結合されており、前記第１のストレージラッチにアクセスするための第２のワード線、第２の真ビット線、および第２の相補ビット線に結合されている第１のビットセルと、
第２のストレージラッチを有し、該第２のストレージラッチにアクセスするための第１のワード線、第３の真ビット線、および第３の相補ビット線に結合されており、前記第２のストレージラッチにアクセスするための第２のワード線、第４の真ビット線、および第４の相補ビット線に結合されている第２のビットセルと、
第１のデータ線対であって、前記第１の真ビット線および第１の相補ビット線ならびに第３のビット線および第３の相補ビット線は、第１のアクセスアドレスに応答する第１の列復号回路を介して前記第１のデータ線対に結合されている、前記第１のデータ線対と、
第２のデータ線対であって、前記第２の真ビット線および第２の相補ビット線ならびに第４のビット線および第４の相補ビット線は、第２のアクセスアドレスに応答する第２の列復号回路を介して前記第２のデータ線対に結合されている、前記第２のデータ線対と、
前記第１のアクセスアドレスから導出される第１の行アドレスが前記第２のアクセスアドレスから導出される第２の行アドレスに合致するか否かに基づいて合致指示子を提供する合致検出器と、
前記合致指示子が合致を指示するのに応答して、前記第２の真ビット線および前記第２の相補ビット線が前記第２のデータ線対から分離されたままになり、前記第４の真ビット線および前記第４の相補ビット線が前記第２のデータ線対から分離されたままになるように、前記第２の列復号回路に優先する分離ロジックと
を備える、マルチポートＳＲＡＭ。
前記第１のデータ線対と前記第２のデータ線対との間に結合されている結合回路をさらに備え、前記合致指示子が合致を指示するのに応答して、該結合回路は、第１の読み出し／書き込みデータ線対および第２の読み出し／書き込みデータ線対の真データ線を互いに結合し、前記第１の読み出し／書き込みデータ線対および前記第２の読み出し／書き込みデータ線対の相補データ線を互いに短絡する、請求項１６に記載のマルチポートＳＲＡＭ。
前記合致指示子が合致を指示しないのに応答して、前記第１の列復号回路は、前記第１のアクセスアドレスに基づいて、前記第１のデータ線対に結合するために、前記第１の真ビット線および前記第１の相補ビット線または前記第３の真ビット線および前記第３の相補ビット線のいずれかを選択し、前記第２の列復号回路は、前記第２のアクセスアドレスに基づいて、前記第２のデータ線対に結合するために、前記第２の真ビット線および前記第２の相補ビット線または前記第４の真ビット線および前記第４の相補ビット線のいずれかを選択する、請求項１６に記載のマルチポートＳＲＡＭ。
前記第１のワード線が選択されるとき、前記第１のデータ線対が前記第１のビットセルまたは前記第２のビットセルのうちの一方からデータを読み出し、または前記第１のビットセルまたは前記第２のビットセルのうちの一方にデータを書き込むことができるように、前記第１のデータ線対に結合されている第１の読み出し／書き込み回路と、
前記第２のワード線が選択され、かつ前記合致指示子が合致を指示しないとき、前記第２のデータ線対が前記第１のビットセルまたは前記第２のビットセルのうちの一方からデータを読み出し、または前記第１のビットセルまたは前記第２のビットセルのうちの一方にデータを書き込むことができるように、前記第２のデータ線対に結合されている第２の読み出し／書き込み回路と
をさらに備える、請求項１６に記載のマルチポートＳＲＡＭ。
前記第１のワード線に結合されている第１の行復号回路であって、該第１の行復号回路は選択的に、前記第１のアクセスアドレスに基づいて前記第１のワード線をアクティブ化する、前記第１の行復号回路と、
前記第２のワード線に結合されている第２の行復号回路であって、
前記合致指示子が合致を指示するとき、該第２の行復号回路は、前記第２のアクセスアドレスの値にかかわらず、前記第２のワード線を非アクティブ化するように非アクティブ化され、
前記合致指示子が合致を指示しないとき、該第２の行復号回路は選択的に、前記第２のアクセスアドレスに基づいて前記第２のワード線をアクティブ化する、前記第２の行復号回路と
をさらに備える、請求項１６に記載のマルチポートＳＲＡＭ。