JP6230189B2 - 合致アドレスおよびデータ線の制御を備えるマルチポートメモリ - Google Patents

合致アドレスおよびデータ線の制御を備えるマルチポートメモリ Download PDF

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Description

本開示は、概して半導体デバイスに関し、より具体的には、マルチポート半導体メモリデバイスに関する。
近年の半導体技術の発展とともに、高速読み出し／書き込み動作を可能にするよりサイズが小さくより容量の大きいメモリが開発されるようになってきている。さらに、複数の入力ポートおよび出力ポートを含むいわゆるマルチポートメモリが、種々のアドレスのデータの読み出し／書き込みに使用されるようになってきている。
マルチポートメモリは、マルチコアプロセッサまたはプロセッサとバスとの間のインターフェースの場合のように、２つ以上のリソースに対してメモリセルの記憶素子へのアクセスを提供することによって、より一般的に使用されるようになってきている。マルチポートメモリに伴う問題の１つは、２つ以上のリソースに対してアクセスを提供するというこの態様をいかに調整するかということである。多くの場合、この能力は、待ち状態および／または調停を使用して達成される。この結果としてアクセス時間が予測不可能になる可能性があり、これは望ましいことではない。
米国特許第６４７３３５７号明細書 米国特許第７９４０５９９号明細書 米国特許第６１８１６３４号明細書 米国特許第６６２５６９９号明細書 米国特許第６８１６９５５号明細書 米国特許第６８４５０５９号明細書 米国特許第６８７３５６５号明細書 米国特許第７０５４２１７号明細書 米国特許第７２０６２５１号明細書 米国特許第７５３３２２２号明細書 米国特許第７５７３７５３号明細書 米国特許第７８０８８４７号明細書 米国特許第７８９４２９６号明細書
ＰＥＬＬＥＹら、「多重化データを有するマルチポートレジスタファイル（Ｍｕｌｔｉ−ＰｏｒｔＲｅｇｉｓｔｅｒ Ｆｉｌｅ ｗｉｔｈ Ｍｕｌｔｉｐｌｅｘｅｄ Ｄａｔａ）」、米国特許出願第１３／４８３７６４号、２０１２年５月３０日出願 エンドウら、「集積マルチポートメモリのためのパイプライン化されたタイムシェアリングアクセス技術（Ｐｉｐｅｌｉｎｅｄ，Ｔｉｍｅ−Ｓｈａｒｉｎｇ ＡｃｃｅｓｓＴｅｃｈｎｉｑｕｅ ｆｏｒ ａｎ Ｉｎｔｅｇｒａｔｅｄ Ｍｕｌｔｉｐｏｒｔ Ｍｅｍｏｒｙ）」、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ、Ｖｏｌ．２６、Ｎｏ．４、１９９１年４月、５４９−５５４ページ ＪＯＨＮＳＴＯＮら、「単一パス接続コンポーネントアルゴリズムのＦＰＧＡ実装（ＦＰＧＡｉｍｐｌｅｍｅｎｔａｔｉｏｎ ｏｆａ Ｓｉｎｇｌｅ Ｐａｓｓ Ｃｏｎｎｅｃｔｅｄ ＣｏｍｐｏｎｅｎｔｓＡｌｇｏｒｉｔｈｍ）」、４ｔｈ ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍｏｎ Ｅｌｅｃｔｒｏｎｉｃ Ｄｅｓｉｇｎ， Ｔｅｓｔ ＆Ａｐｐｌｉｃａｔｉｏｎｓ、２００８年５月、２２８−２３１ページ ＮＩＩら、「同時コモン行アクセスの迂回と同期した超高密度２ＲＷデュアルポート８Ｔ−ＳＲＡＭ（ＳｙｎｃｈｒｏｎｏｕｓＵｌｔｒａ−Ｈｉｇｈ−Ｄｅｎｓｉｔｙ ２ＲＷ Ｄｕａｌ−Ｐｏｒｔ ８Ｔ−ＳＲＡＭｗｉｔｈ Ｃｉｒｃｕｍｖｅｎｔｉｏｎｏｆ ＳｉｍｕｌｔａｎｅｏｕｓＣｏｍｍｏｎ−Ｒｏｗ−Ａｃｃｅｓｓ）」、ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓ，Ｖｏｌ．４４，Ｎｏ．３、２００９年３月、９７７−９８６ページ ＰＩＬＯら、「１．４Ｇｂ／ｓ／ｐｉｎおよびＤＤＲ３−ＳＲＡＭインタフェースを有する５．６ｎｓランダムサイクル１４４Ｍｂ・ＤＲＡＭ（Ａ５．６ｎｓ Ｒａｎｄｏｍ Ｃｙｃｌｅ １４４Ｍｂ ＤＲＡＭｗｉｔｈ １．４Ｇｂ／ｓ／ｐｉｎａｎｄ ＤＤＲ３−ＳＲＡＭ Ｉｎｔｅｒｆａｃｅ）」、ＩＳＳＣＣ ２００３／Ｓｅｓｓｉｏｎ１７／ＳＲＡＭ ａｎｄ ＤＲＡＭ／Ｐａｐｅｒ １７．５、ＩＥＥＥ ＩｎｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ−Ｓｔａｔｅ ＣｉｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅ、２００３年２月１２日、１１ページ
従って、上述の問題のうちの１つ以上を改善するマルチポートメモリが必要とされている。
本発明の第一の態様によれば、第１のポートおよび第２のポートを有するマルチポート・スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）であって、複数のワード線のうちの第１のワード線および第２のワード線と、複数のビット線対のうちの第１のビット線対、第２のビット線対、第３のビット線対、および第４のビット線対と、前記複数のワード線および前記複数のビット線対に結合されているビットセルのアレイであって、該ビットセルのアレイは、第１のビットセルを含み、該第１のビットセルは、第１のストレージラッチを有し、該第１のストレージラッチにアクセスするための前記第１のワード線および前記第１のビット線対に結合されており、かつ前記第１のストレージラッチにアクセスするための前記第２のワード線および前記第２のビット線対に結合されている、前記ビットセルのアレイと、前記ビットセルのアレイにアクセスするための第１の複数の読み出し／書き込みデータ線対のうちの第１の読み出し／書き込みデータ線対、および、前記ビットセルのアレイにアクセスするための第２の複数の読み出し／書き込みデータ線対のうちの第２の読み出し／書き込みデータ線対であって、該第１の読み出し／書き込みデータ線対は、第１のスイッチングロジックを介して前記第１のビット線対に結合され、該第２の読み出し／書き込みデータ線対は、第２のスイッチングロジックを介して前記第１のビット線対に結合され、第３のスイッチングロジックを介して前記第２のビット線対に結合されている、前記第１の読み出し／書き込みデータ線対および第２の読み出し／書き込みデータ線対と、第１のアクセスアドレスの行アドレスが第２のアクセスアドレスの行アドレスに合致するか否かに基づいて行合致指示子を提供する行合致検出器と、前記第１のアクセスアドレスの列アドレスが前記第２のアクセスアドレスの列アドレスに合致するか否かに基づいて列合致指示子を提供する列合致検出器とを備え、前記行合致指示子が合致を示し、前記列合致指示子が合致を示さないのに応答して、前記第２のスイッチングロジックは、前記第２のアクセスアドレスの前記列アドレスから生成される第１の復号信号に基づいて、前記第２の読み出し／書き込みデータ線対を前記第１のビット線対と選択的に接続し、前記第３のスイッチングロジックは、前記第２の読み出し／書き込みデータ線対を前記第２のビット線対から分離する、マルチポートＳＲＡＭが提供される。
本発明の第二の態様によれば、複数のワード線、複数のビット線対、ならびに前記複数のワード線および前記複数のビット線対に結合されている複数のビットセルを有するマルチポート・スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）にアクセスするための方法であって、前記複数のビットセルの各々は、前記複数のビット線対の第１のビット線対および第２のビット線対ならびに前記複数のワード線の第１のワード線および第２のワード線に結合されており、該方法は、第１のアクセスアドレスおよび第２のアクセスアドレスを前記マルチポートＳＲＡＭに提供すること、前記第１のアクセスアドレスの行アドレスと前記第２のアクセスアドレスの行アドレスとの間の比較に基づいて行合致指示子を提供し、前記第１のアクセスアドレスの列アドレスと前記第２のアクセスアドレスの列アドレスとの間の比較に基づいて列合致指示子を提供すること、前記行合致指示子が合致を示し、かつ前記列合致指示子が合致を示さない場合、前記複数のビットセルの各ビットセルに対する前記第２のワード線を非アクティブ化すること、前記第１のアクセスアドレスによって選択されている各ビットセルについて、前記第１のビット線対および前記第１のワード線を使用して前記第１のアクセスアドレスによって選択されている前記ビットセルにアクセスするために前記マルチポートＳＲＡＭの第１の読み出し／書き込みデータ線対を使用すること、前記第２のアクセスアドレスによって選択されている各ビットセルについて、前記第１のビット線対および前記第１のワード線を使用して前記第２のアクセスアドレスによって選択されている前記ビットセルにアクセスするために前記マルチポートＳＲＡＭの第２の読み出し／書き込みデータ線対を使用すること、前記第２の読み出し／書き込みデータ線対を、前記複数のビットセルの前記第２のビット線対から分離することを含む、方法が提供される。
本発明の第三の態様によれば、第１のアクセスアドレスを受信するための第１のポート、および第２のアクセスアドレスを受信するための第２のポートを有するマルチポート・スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）であって、前記第１のアクセスアドレスから導出される第１の行アドレスが前記第２のアクセスアドレスから導出される第２の行アドレスに合致するか否かに基づいて行合致指示子を提供する行合致検出器と、前記第１のアクセスアドレスから導出される第１の列アドレスが前記第２のアクセスアドレスから導出される第２の列アドレスに合致するか否かに基づいて列合致指示子を提供する列合致検出器と、第１のストレージラッチを有する第１のビットセルであって、該第１のストレージラッチにアクセスするための第１のワード線、第１の真ビット線、および第１の相補ビット線に結合されており、前記第１のストレージラッチにアクセスするための第２のワード線、第２の真ビット線、および第２の相補ビット線に結合されている、前記第１のビットセルと、第２のストレージラッチを有する第２のビットセルであって、該第２のストレージラッチにアクセスするための前記第１のワード線、第３の真ビット線、および第３の相補ビット線に結合されており、前記第２のストレージラッチにアクセスするための前記第２のワード線、第４の真ビット線、および第４の相補ビット線に結合されている、前記第２のビットセルと、第１のデータ線対であって、前記第１の真ビット線および前記第１の相補ビット線が、前記第１のアクセスアドレスから生成される第１の列復号信号に応答する第１のスイッチングロジックを介して該第１のデータ線対に結合されている、前記第１のデータ線対と、第２のデータ線対であって、前記第１の真ビット線および前記第１の相補ビット線が、前記第２のアクセスアドレスから生成される第１の列復号信号、行合致指示子、および列合致指示子の第１の論理結合に応答する第２のスイッチングロジックを介して前記第１のデータ線対に結合され、前記第２の真ビット線および前記第２の相補ビット線が、前記第２のアクセスアドレスから生成される前記第１の列復号信号および前記行合致指示子の第２の論理結合に応答する第３のスイッチングロジックを介して該第２のデータ線対に結合されている、前記第２のデータ線対とを備える、マルチポートＳＲＡＭが提供される。
一実施形態に応じたマルチポートメモリの第１の部分のブロック図である。 図１のマルチポートメモリの第１の部分の一部分の組合せ回路、論理、およびブロック図である。 一実施形態に応じた図１のマルチポートメモリの第２の部分のブロック図である。 図１のマルチポートメモリの第１の部分のメモリセルの回路図である。
本開示は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。図面内の要素は簡潔かつ明瞭にするために示されており、必ずしも原寸に比例して描かれてはいない。
一態様において、１つのビットセルが２つのポートによって選択されるとき、一方のポートのビット線対は選択されたメモリセルのストレージノードから、およびそのデータ線対から分離されたままにされ、一方で他方のポートのビット線対は選択されたメモリセルのストレージノードに、ならびにそのデータ線対に、および上記一方のポートのデータ線対に結合される。また、上記一方のポートの選択されるワード線はディセーブルされたままにされ、他方のポートの選択されるワード線はイネーブルされる。従って、上記一方のポートのビット線対のキャパシタンスが選択されたビットセルに対するアクセスに悪影響を与えることが避けられ、一方で他方のポートのビット線対が必要とされるアクセスを提供する。このように、共通のビットセルに対する同時マルチポートアクセスに関連するビットセル安定性の問題が回避される。一方のポートのビット線対は列復号によって一方のポートのデータ線対に結合される。これは、図面および以下の記載を参照することによってより良好に理解される。
図１には、アレイ１２と、ポートＡ行デコーダ１４と、ポートＢ行デコーダ１６と、列回路１８と、ポートＡ行アドレスバッファ２０と、ポートＢ行アドレスバッファ２２と、行合致検出器２４と、ポートＡ列アドレスバッファ２６と、ポートＢ列アドレスバッファ２８と、列合致検出器４５と、読み出し／書き込み回路１００とを有するメモリ１０が示されている。ポートＡ行デコーダ１４は、行デコーダ３０および行デコーダ３２を備える。ポートＢ行デコーダ２２は、行デコーダ３４および行デコーダ３６を備える。アレイ１２はビットセル３８、４０、４２、および４４を備える。
図４には、メモリモセル３８、４０、４２、および４４のようなアレイ１２の他方のビットセルの例示である例示的なメモリセル８９の回路図が示されている。スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルであるビットセル３８は、ノード８５および８７に接続されているインバータ８１および８３と、この例ではＮチャネルトランジスタであるトランジスタ８８、９０、９２、および９４とを備える。インバータ８０は、ノード８５に接続されている入力と、ノード８７に接続されている出力とを有する。インバータ８３は、ノード８７に接続されている入力と、ノード８５に接続されている出力とを有する。ノード８５および８７はメモリセル３８のストレージノードである。トランジスタ８８は、ノード８５に接続されている第１の電流電極、ポートＡワード線であるワード線ＷＬＡに接続されている制御電極、および、ポートＡの相補ビット線であるビット線ＢＬＡｂに接続されている第２の電流電極を有する。トランジスタ９０は、ノード８７に接続されている第１の電流電極、ワード線ＷＬＡに接続されている制御電極、および、ポートＡの真ビット線であるビット線ＢＬＡに接続されている第２の電流電極を有する。トランジスタ９２は、ノード８５に接続されている第１の電流電極、ポートＢのワード線であるワード線ＷＬＢに接続されている制御電極、および、ポートＢの相補ビット線ＢＬＢｂに接続されている第２の電流電極を有する。トランジスタ９４は、ノード８７に接続されている第１の電流電極、ワード線ＷＬＢに接続されている制御電極、および、ポートＢの真ビット線ＢＬＢを有する。ノード８５および８７は、ノード８５についてはトランジスタ８８および９２、ならびに、ノード８７についてはトランジスタ９０および９４を通じてアクセスされるストレージノードである。インバータ８１および８３はともにストレージラッチとみなされてもよい。トランジスタ９０および８８は、メモリセル８９がポートＡによって選択されるとき、ストレージノードをポートＡビット線対に結合するためにイネーブルされる。トランジスタ９２および９４は、メモリセル８９がポートＢによって選択されるときにイネーブルされる。メモリセル８９がポートＡおよびポートＢの両方によって選択される場合、トランジスタ８８および９０がイネーブルされ、トランジスタ９２および９４はワード線ＷＬＢを選択解除することによってディセーブルされたままにされ、それによって、ビット線ＢＬＢｂおよびＢＬＢはストレージノード８５および８７から分離されたままにされる。この例において、ビット線は、ストレージノード８５および８７への書き込み、またはストレージノード８５および８７からの読み出しのいずれかに使用される。ワード線はストレージノードとビット線との間の結合をイネーブルするためのものである。トランジスタ８８、９０、９２、および９４の制御電極はイネーブル入力とみなされてもよく、第２の電流電極はアクセスノードとみなされてもよい。
アレイ１２は、図１においてメモリセル３８、４０、４２、および４４として示されている、メモリセルと称される場合がある４つよりも多いビットセルを含み、および従って、図示されているよりも多くのビット線対およびワード線を含む。メモリセル３８および４０は、ワード線ＷＬ０Ａに接続されている第１のイネーブル入力およびワード線ＷＬ０Ｂに接続されている第２のイネーブル入力を有する。メモリセル３８のポートＡのアクセスノードは真ビット線ＢＬ０Ａおよび相補ビット線ＢＬ０Ａｂに接続されており、ポートＢのアクセスノードは真ビット線ＢＬ０Ｂおよび相補ビット線ＢＬ０Ｂｂに接続されている。メモリセル４０のポートＡのアクセスノードは真ビット線ＢＬ１Ａおよび相補ビット線ＢＬ１Ａｂに接続されており、ポートＢのアクセスノードは真ビット線ＢＬ１Ｂおよび相補ビット線ＢＬ１Ｂｂに接続されている。メモリセル４２および４４は、ワード線ＷＬ１Ａに接続されている第１のイネーブル入力およびワード線ＷＬ１Ｂに接続されている第２のイネーブル入力を有する。メモリセル４２のポートＡのアクセスノードは真ビット線ＢＬ０Ａおよび相補ビット線ＢＬ０Ａｂに接続されており、ポートＢのアクセスノードは真ビット線ＢＬ０Ｂおよび相補ビット線ＢＬ０Ｂｂに接続されている。メモリセル４４のポートＡのアクセスノードは真ビット線ＢＬ１Ａおよび相補ビット線ＢＬ１Ａｂに接続されており、ポートＢのアクセスノードは真ビット線ＢＬ１Ｂおよび相補ビット線ＢＬ１Ｂｂに接続されている。ポートＡ行アドレスバッファ２０はポートＡに関する行アドレス信号の真信号および相補信号を提供する。ポートＢ行アドレスバッファ２２はポートＢに関する行アドレス信号の真信号および相補信号を提供する。行デコーダ３０および３２はポートＡに関する真アドレス信号と相補アドレス信号との組合せに結合されている。行デコーダ３０および３２が論理ハイを出力するとき、それらはそれぞれワード線ＷＬ０ＡおよびＷＬ１Ａを選択する。行デコーダ３４および３６はポートＢに関する真アドレス信号と相補アドレス信号との組合せに結合されている。行デコーダ３４および３６が論理ハイを出力するとき、それらはそれぞれワード線ＷＬ０ＢおよびＷＬ１Ｂを選択する。行合致検出器２４はアドレスバッファ２０および２２に結合されており、それらが同じアドレスを提供するときを検出し、ポートＢに関連付けられている行デコーダ３４および３６に結合される行合致指示子ＭＡＴＣＨ Ｒの真信号および相補信号を提供する。ポートＡおよびポートＢの行アドレスが同じであるとき、これはポートＡおよびポートＢに関する選択されたワード線が同じ行であることを意味する。行アドレスが合致するとき、ＭＡＴＣＨ Ｒ信号は行デコーダ３４および３６を抑制し、結果としてワード線ＷＬ０ＢおよびＷＬ１Ｂが非アクティブになる。その結果、ポートＡビット線対（ＢＬ０Ａ、ＢＬ０ＡｂまたはＢＬ１Ａ、ＢＬ１Ａｂ）のみがＷＬ０Ａ上のメモリセルまたは代替的にＷＬ１Ａ上のメモリセルによって選択され得る。対照的に、行アドレスの合致がない通常動作において、ワード線ＷＬ０Ａ、ＷＬ１Ａのうちの一方、およびワード線ＷＬ０Ｂ、ＷＬ１Ｂのうちの一方が、両方とも選択される。結果として、対応するポートの選択されたワード線に結合されている両方のポート内のビット線が、アクティブなワード線に結合されているメモリセルによってアクティブにされる。すなわち、通常動作においてはアレイ１２内の両方のポートがアクティブであり、それによって、両方のポートのワード線およびビット線がアクティブにされる。列回路１８はビット線ＢＬ０Ａ、ＢＬ０Ａｂ、ＢＬ０Ｂ、ＢＬＯＢｂ、ＢＬ１Ａ、ＢＬ１Ａｂ、ＢＬ１Ｂ、およびＢＬ１Ｂｂに結合されており、これらのビット線の間で選択を行い、選択されたビット線においてデータを検知し、ポートＡ列アドレスバッファ２６およびポートＢ列アドレスバッファ２８によって提供される列アドレスに応答して、検知されたデータを、ポートＡについてはグローバルデータ線ＧＤＬＡ に結合し、ポートＢについてはＧＤＬＢに結合する。セルの同じ列に接続されている同じポートの真および相補ビット線がビット線対として参照される場合がある。たとえば、ビット線ＢＬ０ＡおよびＢＬ０Ａｂがビット線対を形成する。同様に、図２に示されているデータ線ＤＬＡおよびＤＬＡｂはデータ線対として参照される場合がある。
図２には、列回路１８がより詳細に示されている。列回路１８は、トランジスタ５２、５４、５６、５８、６０、６２、６４、６６、６８、７０、７２、および７４と、ポートＡの読み出し／書き込み（Ｒ／Ｗ）Ａバッファ７６と、ポートＢのＲ／Ｗ Ｂバッファ７８と、ＡＮＤゲート８０、８２、８４、および８６とを備える。Ｒ／Ｗ Ａバッファ７６およびＲ／Ｗ Ｂバッファ７８を差し引いた回路１８はスイッチングロジックとして参照される場合がある。信号ＣＡ０ＡおよびＣＡ１ＡのポートＡ列アドレスを復号する結果として、および信号ＣＡ０ＢおよびＣＡ１ＢのポートＢ列アドレスを復号する結果として信号ＣＡ０Ａ、ＣＡ０Ｂ、ＣＡ１Ａ、およびＣＡ１Ｂが生じ、これらの信号は列アドレス信号または列復号信号として参照される場合がある。トランジスタ５２は、ビット線ＢＬ０Ａに接続されている第１の電流電極、ポートＡの列アドレス信号ＣＡ０Ａを受信するための制御電極、および、Ｒ／Ｗ Ａバッファ７６に結合されているポートＡの真データ線ＤＬＡに結合されている第２の電流電極を有する。トランジスタ５４は、ビット線ＢＬ０ｂに接続されている第１の電流電極、列アドレス信号ＣＡ０Ａを受信するための制御電極、および、Ｒ／Ｗ Ａバッファ７６に結合されている相補データ線ＤＬＡｂに結合されている第２の電流電極を有する。トランジスタ６０は、ビット線ＢＬ０Ｂに接続されている第１の電流電極、ＡＮＤゲート８０の出力に接続されている制御電極、および、ポートＢのＲ／Ｗ Ｂバッファ７８に結合されているポートＢの真データ線ＤＬＢに結合されている第２の電流電極を有する。トランジスタ６２は、ビット線ＢＬ０Ｂｂに接続されている第１の電流電極、ＡＮＤゲート８２の出力に接続されている制御電極、および、ポートＢのＲ／Ｗ Ｂバッファ７８に接続されているポートＢの相補データ線ＤＬＢｂに結合されている第２の電流電極を有する。トランジスタ６０は、ＢＬ０Ｂに結合されている第１の電流電極、ＮＡＮＤゲート８２の出力に結合されている制御電極、および、データ線ＤＬＢに結合されている第２の電流電極を有する。従って、行合致がなく列アドレスＣＡ０ｂがアサートされるとき、トランジスタ６０および６２が導電性になり、それによって、ビット線ＢＬ０ＢおよびＢＬ０Ｂｂはそれぞれトランジスタ６０および６２を通じてデータ線ＤＬＢおよびＤＬＢｂに結合される。トランジスタ６４は、ビット線ＢＬ１Ａに接続されている第１の電流電極、ポートＡの列アドレス信号ＣＡ１Ａを受信するための制御電極、および、Ｒ／Ｗ Ａバッファ７６に結合されているポートＡの真データ線ＤＬＡに結合されている第２の電流電極を有する。トランジスタ６６は、ビット線ＢＬ１Ａｂに接続されている第１の電流電極、列アドレス信号ＣＡ１Ａを受信するための制御電極、および、Ｒ／Ｗ Ａバッファ７６に結合されている相補データ線ＤＬＡｂに接続されている第２の電流電極を有する。トランジスタ７２は、ビット線ＢＬ１Ｂに接続されている第１の電流電極、ＡＮＤゲート８６の出力に接続されている制御電極、および、ポートＢのＲ／Ｗ Ｂバッファ７８に接続されているポートＢの真データ線ＤＬＢに結合されている第２の電流電極を有する。トランジスタ７４は、ＢＬ１Ｂｂに結合されている第１の電流電極、ＮＡＮＤゲート８６の出力に結合されている制御電極、および、データ線ＤＬＢｂに結合されている第２の電流電極を有する。ＡＮＤゲート８６は、ポートＢの列アドレスＣＡ１Ｂを受信するための第１の入力、および、行合致検出器２４によってポートＡおよびポートＢの行アドレスが異なることを検出したときに提供される相補行合致指示子ｍａｔｃｈ Ｒｂを受信するための第２の入力を有する。相補行合致指示子ｍａｔｃｈ Ｒｂについて前述したように、合致が検出されなかった場合、相補行合致指示子ｍａｔｃｈ Ｒｂは論理ハイであり、それによって、ポートＢの列アドレス信号ＣＡ１Ｂがトランジスタ７２および７４の制御ゲートに通される。従って、列アドレスＣＡ１Ｂがアサートされると、トランジスタ７２および７４が導電性になり、それによって、ビット線ＶＬ１ＢおよびＢＬ１Ｂｂはそれぞれトランジスタ７２および７４を通じてデータ線ＤＬＢおよびＤＬＢｂに結合される。
トランジスタ５６は、ポートＡに対するものであるビット線ＢＬ０Ａに接続されている第１の電流電極、ＡＮＤゲート８０の出力に接続されている制御電極、および、ポートＢのＲ／Ｗ Ｂバッファ７８に接続されているポートＢに対するものであるデータ線ＤＬＢに結合されている第２の電流電極を有する。トランジスタ５８は、ポートＡに対するものである相補ビット線ＢＬ０Ａｂに接続されている第１の電流電極、ＡＮＤゲート８０の出力に接続されている制御電極、および、ポートＢのＲ／Ｗ Ｂバッファ７８に接続されているポートＢに対するものである相補データ線ＤＬＢｂに結合されている第２の電流電極を有する。ＡＮＤゲート８０は、ポートＢに対するものである列アドレス信号ＣＡ０Ｂ、行合致指示子ｍａｔｃｈ Ｒ、および相補列合致指示子ＭＡＴＣＨ Ｃｂを受信するための第１の入力を有する。ポートＡおよびＢに対する列アドレスが合致するとき、相補列合致指示子ＭＡＴＣＨ Ｃｂは論理ローであり、従って列アドレス合致があるするとき、ＡＮＤゲート８０はトランジスタ５６および５８を非導電性にする論理ロー出力を提供するようにされる。ポートＡおよびＢに対する行アドレスが合致しないとき、行合致指示子ＭＡＴＣＨ Ｒは論理ローであり、これもＡＮＤゲート８０に論理ローを提供させる。従って、行アドレスが一致しないとき、ＡＮＤゲート８０の出力は論理ローであり、トランジスタ５６および５８は非導電性である。他方、列合致がなく行合致があるとき、ＭＡＴＣＨ ＲおよびＭＡＴＣＨ Ｃｂは両方とも論理ハイであり、ＭＡＴＣＨ ＣＢは両方ともハイであり、それによって、ＡＮＤゲート８０の出力は列アドレス信号ＣＡ０Ｂに従う。従って、行合致があって列合致がない場合、ポートＢのアクセスは、ポートＢ列アドレスによって選択されるものとしてのポートＡビット線対によるものである。そのような場合、トランジスタ５６および５８は導電性であり、ポートＡビット線ＢＬ０ＡおよびＢＬ０Ａｂの対をポートＢデータ線ＤＬＢおよびＤＬＢｂに結合し、それによって、ポートＢ Ｒ／ＷＢ回路がポートＡビット線対に対する書き込みまたはポートＡビット線対からの読み出しを行うことができる。
トランジスタ６８は、ポートＡに対するものであるビット線ＢＬ１Ａに接続されている第１の電流電極、ＡＮＤゲート８４の出力に接続されている制御電極、および、ポートＢのＲ／Ｗ Ｂバッファ７８に接続されているポートＢに対するものであるデータ線ＤＬＢに結合されている第２の電流電極を有する。トランジスタ７０は、ポートＡに対するものである相補ビット線ＢＬ１Ａｂに接続されている第１の電流電極、ＡＮＤゲート８４の出力に接続されている制御電極、および、ポートＢのＲ／Ｗ Ｂバッファ７８に接続されているポートＢに対するものである相補データ線ＤＬＢｂに結合されている第２の電流電極を有する。ＡＮＤゲート８４は、ポートＢに対するものである列アドレス信号ＣＡ１Ｂ、行合致指示子ｍａｔｃｈ Ｒ、および相補列合致指示子ＭＡＴＣＨ Ｃｂを受信するための第１の入力を有する。ＡＮＤゲート８０と同様に、ポートＡおよびＢに対する列アドレスが合致するとき、相補列合致指示子ＭＡＴＣＨ Ｃｂは論理ローであり、従って列アドレス合致があるするとき、ＡＮＤゲート８４はトランジスタ６８および７０を非導電性にする論理ロー出力を提供するようにされる。ポートＡおよびＢに対する行アドレスが合致しないとき、行合致指示子ＭＡＴＣＨ Ｒは論理ローであり、これもＡＮＤゲート８４に論理ローを提供させる。従って、行アドレスが一致しないとき、ＡＮＤゲート８０の出力は論理ローであり、トランジスタ６８および７０は非導電性である。他方、列合致がなく行合致があるとき、ＭＡＴＣＨ ＲおよびＭＡＴＣＨ Ｃｂは両方とも論理ハイであり、それによって、ＡＮＤゲート８０の出力は列アドレス信号ＣＡ０Ｂに従う。従って、行合致があって列合致がない場合、ポートＢのアクセスは、ポートＢ列アドレスによって選択されるものとしてのポートＡビット線を通じたものである。行合致があって列合致がないとき、ポートＢデータ線対ＤＬＢ、ＤＬＢ０はポートＡによってアクセスされデータ線対ＤＬＡ、ＤＬＡｂに結合されるビット線対とは異なるビット線対に結合される。その結果、ポートＡの各アドレス指定されるビット線対は、１つのみのデータ線対、ＤＬＡ、ＤＬＡｂまたはＤＬＢ、ＤＬＢｂのいずれかに結合される。前述のように、ポートＢのビット線のすべては行アドレス合致条件下では接続切断される。
図３には、ポートＡの読み出し回路１０２、ポートＡの書き込み回路１０４、ポートＢの読み出し回路１０６、およびポートＢの書き込み回路１０８を備える、それぞれ、ポートＡおよびＢに対するグローバルデータ線ＧＤＬＡおよびＧＤＬＢに結合されている読み出し／書き込み回路１００が示されている。読み出し回路１０２は、グローバルデータ線ＧＤＬＡに結合されている入力、およびポートＡに関して読み出されたデータを出力するための読み出し出力ＲＤＡを有する。書き込み回路１０４は、グローバルデータ線ＧＤＬＡに結合されている出力、およびポートＡに関して書き込まれるべきデータを受信するための書き込み入力ＷＤＡを有する。読み出し回路１０６は、グローバルデータ線ＧＤＬＢに結合されている入力、およびポートＢに関して読み出されたデータを出力するための読み出し出力ＲＤＢを有する。書き込み回路１０８は、グローバルデータ線ＧＤＬＢに結合されている出力、およびポートＡに関して書き込まれるべきデータを受信するための書き込み入力ＷＤＢを有する。読み出し回路１０２は、書き込み入力ＷＤＢに結合されている入力、ｍａｔｃｈ Ｒを受信するための入力、およびｍａｔｃｈ Ｃを受信するための入力をさらに有する。書き込み回路１０４は、書き込み入力ＷＤＢに結合されている入力、ｍａｔｃｈ Ｒを受信するための入力、およびｍａｔｃｈ Ｃを受信するための入力をさらに有する。読み出し回路１０６は、書き込み入力ＷＤＡに結合されている入力、ｍａｔｃｈ Ｒを受信するための入力、およびｍａｔｃｈ Ｃを受信するための入力をさらに有する。
ポートＡおよびＢに対する列アドレスが異なっている場合の読み出しについて、ビット線上に存在するデータは、それぞれポートＡビット線およびポートＢビット線から選択的にデータ線対ＤＬＡおよびＤＬＡｂならびにデータ線対ＤＬＢおよびＤＬＢｂに結合される。この選択はポートＡについては列アドレス信号ＣＡ０ＡおよびＣＡ１Ａによって行われ、ポートＢについては列アドレス信号Ｃａ０ＢおよびＣＡ１Ｂによって行われる。ポートＡ行アドレスによって選択された行デコーダがそのワード線をイネーブルし、ポートＢアドレスによって選択された行デコーダがそのワード線をイネーブルする。ポートＡおよびＢに対する行アドレスが異なっているためＭＡＴＣＨ Ｒはアサートされず、そのためいずれの行デコーダもｍａｔｃｈ Ｒに起因してディセーブルされない。前述のように、図示されているよりも多くのメモリセルが存在し、同様に、より多くのビット線対およびワード線、ならびに、従って列選択および行選択のために対応する選択信号がある。本明細書は、列選択のためのＣａ０Ａ、Ｃａ１Ａ、Ｃａ０Ｂ、およびＣａ１Ｂならびに行選択のためのＷＬ０Ａ、ＷＬ１Ａ、ＷＬ０Ｂ、およびＷＬ１Ｂのような、図示されている信号に関係した選択および非選択に焦点を当てている。Ｒ／Ｗ Ａバッファ７６およびＲ／Ｗ Ｂバッファ７８は各々、検知回路および書き込みドライバを含む。読み出しについて、Ｒ／Ｗ Ａバッファ７６およびＲ／Ｗ Ｂバッファ７８は、それぞれデータ線対ＤＬＡおよびＤＬＢｂならびにデータ線対ＤＬＢおよびＤＬＢｂ上に存在するデータを検知する。検知後、データはグローバルデータ線ＧＤＬＡおよびＧＤＬＢ上に提供される。書き込みについて、グローバルデータ線ＧＤＬＡおよびＧＤＬＢ上でデータが受信される。その後、データはＲ／Ｗ Ａバッファ７６およびＲ／Ｗ Ｂバッファ７８によって、それぞれデータ線対ＤＬＡおよびＤＬＡｂならびにデータ線対ＤＬＢおよびＤＬＢｂ上に書き込まれる。書き込みのために読み出しと同じようにビット線が選択される。この例において、選択は二者択一である。列アドレスに関連付けられるビット線対は、ポートＡとポートＢとで行アドレスが異なっている通常動作について選択されるビット線対である。ポートＡについて、列アドレスＣＡ０Ａはビット線対ＢＬ０ＡおよびＢＬ０Ａｂに関連付けられ、列アドレスＣＡ１Ａはビット線対ＢＬ１ＡおよびＢＬ１Ａｂに関連付けられる。ポートＢについて、列アドレスＣＡ０Ｂはビット線対ＢＬ０ＢおよびＢＬ０Ｂｂに関連付けられ、列アドレスＣＡ１Ｂはビット線対ＢＬ１ＢおよびＢＬ１Ｂｂに関連付けられる。書き込みについて、Ｒ／Ｗ Ａバッファ７６およびＲ／Ｗ Ｂバッファ７８は、それぞれグローバルデータ線ＧＤＬＡおよびＧＤＬＢから書き込まれるべきデータを受信する。Ｒ／Ｗ Ａバッファ７６は、受信されたデータをデータ線対ＤＬＡおよびＤＬＡｂ上に書き込む。Ｒ／Ｗ Ｂバッファ７８は、受信されたデータをデータ線対ＤＬＢおよびＤＬＢｂ上に書き込む。選択された列がデータ線上のデータをそれらのビット線に結合する。たとえば、ビット線ＢＬ０ＡおよびＢＬ０ＡｂがポートＡについて書き込まれるべきである場合、列アドレス信号ＣＡ０Ａが論理ハイにおいてアサートされることによって、トランジスタ５２および５４が導電性にされる。同様に、ビット線ＢＬ１ＢおよびＢＬ１ＢｂがポートＢについて書き込まれるべきである場合、列アドレス信号ＣＡ１Ｂがアサートされ、トランジスタ７２および７４が導電性にされてＢＬ１ＢおよびＢＬ１Ｂｂの選択されたビット線対上にデータを提供する。
行アドレスが合致し列アドレスが合致しない読み出しまたは書き込みの場合、ＭＡＴＣＨ Ｒは論理ハイであり、それによって、ＭＡＴＣＨ Ｒｂは論理ローであり、これによってＡＮＤゲート８２および８６は論理ローにおいてアサート停止された出力を提供するようにされる。従って、たとえ列アドレス信号ＣＡ１ｂが論理ハイである場合であっても、トランジスタ７２および７４は非導電性であるが、一方でＡＮＤゲート８４は、ＭＡＴＣＨ Ｒが論理ハイであり、ＭＡＴＣＨ Ｃｂが論理ハイであることに起因して論理ハイ出力を提供する。ＭＡＴＣＨ Ｃの補数であるＭＡＴＣＨ Ｃｂは論理ハイであり、列合致が発生していないことを示す。ＡＮＤゲート８４の出力が論理ハイであることによって、トランジスタ６８および７０が、ポートＡビット線であるビット線対ＢＬ１ＡおよびＢＬ１Ａｂを、ポートＢデータ線であるデータ線ＤＬＢおよびＤＬＢｂに結合する。このように、ポートＢ上で読み出されまたは書き込まれているビットセルは、ポートＡビット線であるビット線対ＢＬ１ＡおよびＢＬ１ｂを通じてポートＢ Ｒ／Ｗ Ｂバッファ７８によって読み出されまたは書き込まれる。ＭＡＴＣＨ Ｒが論理ハイであることによって、選択されたポートＢ行デコーダがディセーブルされる。従って、たとえば、図１の行デコーダ３０および３４が両方とも選択される場合、行合致検出器がＭＡＴＣＨ Ｒをアサートし、これはポートＢ行デコーダ３４によって受信され、ポートＢデコーダをディセーブルする。ポートＢ行デコーダがディセーブルされることによって、ポートＢのいずれのワード線もイネーブルされず、その結果、選択された行に沿ったメモリセルはポートＡビット線のみに結合され、それによって、選択された行に沿ったメモリセルはポートＡビット線対のみのキャパシンタスを受け、ポートＢビット線対のキャパシンタスは受けない。これは、書き込みまたは読み出しされているポートＢデータが、しかしポートＢビット線上には存在しないという効果を有する。このように、ポートＢデータは、ポートＢアドレスによって選択された列のポートＢデータ線およびポートＡビット線対線対に接続されているパストランジスタを通じてアクセスされる。ポートＡは、ポートＡアドレスによって選択される列のビット線対がポートＡデータ線であるデータ線ＤＬＡおよびＤＬＡｂに結合されるという点において、通常どおりに動作する。
ポートＡおよびＢに対する列アドレスならびにポートＡおよびＢに対する行アドレスの両方が同じである場合、ポートＡおよびポートＢの両方が同じメモリセルをアドレス指定する。読み出しおよび書き込みの両方について、ポートＢビット線に対するアクセスがブロックされる。メモリセルに対する唯一のアクセスは、ポートＡデータ線およびポートＡビット線を通じたものである。ポートＡまたはポートＢのいずれかに対する書き込みは、書き込み回路１０４によってＧＤＬＡに対して、および読み出し／書き込み回路７６によってデータ線対ＤＬＡ、ＤＬＡｂおよびビット線対ＢＬ０Ａ、ＢＬ０ＡｂまたはＢＬ１Ａ、Ｂｌ１Ａｂを通じて選択されたメモリセルに対して達成される。Ｒ／Ｗ Ｂバッファ７８は同じメモリセルをアドレス指定する両方のポートの場合において使用されない。Ｒ／Ｗ Ａバッファ７６、行デコーダ、ビット線、およびデータ線に関するポートＡ動作は、行または列アドレスが同じであるか、または異なるかに基づいて変化することはない。これらの場合のすべてにおいて、ポートＡはポートＡデータ線、ビット線、およびワード線を通じてメモリセルにアクセスする。行または列のいずれかの合致があるかないかにかかわらず、一方のポートは他方のポート読み出しまたは書き込みとは無関係に読み出されまたは書き込まれることができる。行もしくは列合致または合致なしに応じた各条件を上記で説明した。所与のメモリアクセスにおいて、一方のポートのみのビット線を通じて選択されたメモリセルが読み出されまたは書き込まれることになるが、両方ではなく、そのため論理的欠陥を引き起こす衝突は生じず、待ち状態も生じない。しかしながら、書き込みが読み出しビット線に結合されて読み出しデータに損害を与えるという周知の可能性は、当該技術分野において既知の設計技法を使用して対処されなければならない。
図３の読み出し／書き込み回路１００は、ＭＡＴＣＨ Ｃ、ＭＡＴＣＨ Ｒに応じて、かつポートＡまたはポートＢのいずれが書き込まれているかに応じて異なる方法で応答する。列アドレスもしくは行アドレスのいずれかが異なっているか、または両方が異なっている場合について、ポートＡはグローバルデータ線ＧＤＬＡを通じてＲ／Ｗ Ａ回路７６から読み出し、またはそれへと書き込み、ポートＢはグローバルデータ線ＧＤＬＢを通じてＲ／Ｗ Ａ回路７８から読み出し、またはそれへと書き込む。ポートＡ上での読み出しについて、読み出し回路Ａ１０２は、グローバルデータ線ＧＤＬＡ上でデータを受信し、必要とされるバッファリングおよびタイミング制御を提供し、出力ＲＤＡをポートＡの出力として提供する。ポートＢについて同様に、読み出し回路Ｂ１０６は、ポートＢに関して出力ＲＤＢを提供することによってグローバルデータ線ＧＤＬＡ上で提供されたデータに応答する。列アドレスが異なるが行アドレスが同じである場合、データは、ポートＢ列アドレスによって選択された列内にあるポートＡビット線対からポートＢデータ線対に結合される。従って、Ｒ／Ｗ Ｂバッファ７８が、ポートＢに関するデータを、行アドレスが異なる場合と同じようにグローバルデータ線ＧＤＬＢに提供する。書き込みについて同様に、データは、書き込み回路Ａ１０４によって書き込みデータＷＤＡとして、および、書き込み回路Ｂ１０８によって書き込みデータＷＤＢとして受信される。その後、このデータは、それぞれ書き込み回路Ａ１０４および書き込み回路Ｂ１０８によって必要に応じてバッファリングおよびタイミング制御されてグローバルデータ線ＧＤＬＡおよびＧＤＬＢに提供される。
別の場合においては、行および列アドレスの両方が合致し、ＭＡＴＣＨ ＲおよびＭＡＴＣＨ Ｃが論理ハイにアサートされ、これは、両方のポートが同じビットセルをアドレス指定していることを示す。書き込みの場合において、一方のポートのみが共通のメモリセルに対して書き込んでいてもよい。ＭＡＴＣＨ ＲおよびＭＡＴＣＨ Ｃの両方がアサートされている、両方のポートによる書き込みの試行は論理的欠陥であり、書き込みは発生しない。加えて、書き込み衝突（ＷＲＩＴＥ ＣＯＮＦＬＩＣＴ）信号が不正な書き込み試行の通知としてアサートされる。行アドレスおよび列アドレスの両方が合致する場合において、両方のポートに関するすべての読み出しおよび書き込みは、グローバルデータ線ＧＤＬＡを通じて図２のＲ／Ｗ Ａ回路７６から、および当該回路に対して行われる。ポートＡまたはポートＢのいずれかに関する書き込みは、ポートＡ書き込み回路Ａ１０４を通じてグローバルデータ線ＧＤＬＡに対して行われる。ポートＢに関する書き込みデータＷＤＢは、存在するとき、常に書き込み回路Ａおよび書き込み回路Ｂの両方によって受信されるが、行および列アドレスが両方とも合致するか否かに応じて、２つの書き込み回路のうちの一方のみによって出力される。
書き込み回路Ａ１０４は通常書き込みデータＷＤＡをグローバルデータ線ＧＤＬＡに対して書き込むが、行および列アドレスの両方が同じである場合、ポートＢが書き込んでいるときは、書き込み回路Ａ１０４は書き込みデータＷＤＢを書き込む。この場合、書き込み回路Ｂ１０８は非アクティブである。行アドレス合致および列アドレス合致があるとき、いずれかのポートからの書き込みデータは、グローバルデータ線からの読み出しデータの代わりに、読み出しポート読み出し出力レジスタに書き込まれる。たとえば、ポートＢが書き込んでいるとき、書き込みデータＷＤＢは、グローバルデータ線からの読み出しデータの代わりに、読み出し回路Ａ１０２出力レジスタに書き込まれ、そのため、これは読み出しデータＲＤＡとして出力されることができる。
行アドレス合致および列アドレス合致がある読み出しについて、データはグローバルデータ線ＧＤＬＡのみの上で受信され、読み出し回路Ａ１０２および読み出し回路Ｂ１０６の両方によって読み出される。ポートＡおよびポートＢのアクセスは同じメモリセルに対するものであるため、データは一方のグローバルデータ線から入来するのみである必要がある。読み出し回路１０２および１０６は、データを、必要に応じてタイミング制御およびバッファリングされた、それぞれ読み出し信号ＲＤＡおよびＲＤＢとして提供する。グローバルデータ線ＧＤＬＢはこの読み出しの間、非アクティブのままである。読み出しはポートＡビット線対上の選択されたメモリセル上でのみ行われる。この場合、データはポートＡとポートＢとで同じであるため、ビット線対をポートＢデータ対に結合する必要はない。従って、ポートＡの選択されたビット線対のみが、ただ１つのデータ線対ＤＬＡ、ＤＬＡｂに結合され、それによって、２つのビット線または２つのデータ線のキャパシンタスがメモリセルに結合されることが回避される。これは、読み出し中に特に重要であり、いずれの組合せの列および行アドレスが提供されるかにかかわらず読み出し時間を同じままにするという点で重要である。もう１つの利点は、最小化されたデータ経路を切り替えることによって消費される電力が最小限に抑えられることである。
このように、マルチポートメモリにアクセスするための技法が、通常であれば２つのポートが同じ行に沿ってアクセスしているときに発生していた、キャパシンタスの付加の回避を達成することができることが示されている。同じ行に沿ってアクセスすると、複数のビット線が結果として同じメモリセルに結合されるということが容易に起こり得る。これによってキャパシンタスが付加され、特に読み出しが遅くなり得る。
ここまでで、第１のポートおよび第２のポートを有するマルチポート・スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）が開示されたことが諒解される。マルチポートＳＲＡＭは、複数のワード線のうちの第１のワード線および第２のワード線を含む。マルチポートＳＲＡＭは、複数のビット線対のうちの第１のビット線対、第２のビット線対、第３のビット線対、および第４のビット線対を含む。マルチポートＳＲＡＭは複数のワード線および複数のビット線対に結合されているビットセルのアレイであって、ビットセルのアレイは、第１のストレージラッチを有し、第１のストレージラッチにアクセスするための第１のワード線および第１のビット線対に結合されており、第１のストレージラッチにアクセスするための第２のワード線および第２のビット線対に結合されている第１のビットセルを含む、ビットセルのアレイと、ビットセルのアレイにアクセスするための第１の複数の読み出し／書き込みデータ線対のうちの第１の読み出し／書き込みデータ線対と、ビットセルのアレイにアクセスするための第２の複数の読み出し／書き込みデータ線対のうちの第２の読み出し／書き込みデータ線対とを含む。ＳＲＡＭは、第１の読み出し／書き込みデータ線対が第１のスイッチングロジックを介して第１のビット線対に結合され、第２の読み出し／書き込みデータ線対が第２のスイッチングロジックを介して第１のビット線対に結合され、第３のスイッチングロジックを介して第２のビット線対に結合されることをさらに特徴とする。マルチポートＳＲＡＭは、第１のアクセスアドレスの行アドレスが第２のアクセスアドレスの行アドレスに合致するか否かに基づいて行合致指示子を提供する行合致検出器を含む。マルチポートＳＲＡＭは、第１のアクセスアドレスの列アドレスが第２のアクセスアドレスの列アドレスに合致するか否かに基づいて列合致指示子を提供する列合致検出器を含み、行合致指示子が合致を示し、列合致指示子が合致を示さないのに応答して、第２のスイッチングロジックは選択的に、第２のアクセスアドレスの列アドレスから生成される第１の復号信号に基づいて第２の読み出し／書き込みデータ線対を第１のビット線対と接続し、第３のスイッチングロジックは、第２の読み出し／書き込みデータ線対を第２のビット線対から分離する。マルチポートＳＲＡＭは、行合致指示子が合致を示さないのに応答して、第３のスイッチングロジックが選択的に、第２のアクセスアドレスの列アドレスから生成される第１の復号信号に基づいて第２の読み出し／書き込みデータ線対を第２のビット線対と接続することをさらに特徴としてもよい。マルチポートＳＲＡＭは、行合致指示子が合致を示さないのに応答して、第２のスイッチングロジックが第２の読み出し／書き込みデータ線対を第１のビット線対から分離することをさらに特徴としてもよい。マルチポートＳＲＡＭは、第１のスイッチングロジックが選択的に、第１のアクセスアドレスの列アドレスから生成される第１の復号信号に基づいて第１の読み出し／書き込みデータ線対を第１のビット線対と接続することをさらに特徴としてもよい。マルチポートＳＲＡＭは、ビットセルのアレイが、第２のビットセルであって、第２のストレージラッチを有し、第２のストレージラッチにアクセスするための第１のワード線および第３のビット線対に結合され、第２のストレージラッチにアクセスするための第２のワード線および第４のビット線対に結合される、第２のビットセルを含み、第１の読み出し／書き込みデータ線対が第４のスイッチングロジックを介して第３のビット線対に結合され、第２の読み出し／書き込みデータ線対が第５のスイッチングロジックを介して第３のビット線対に、および第６のスイッチングロジックを介して第４のビット線対に結合され、第４のスイッチングロジックは選択的に、第１のアクセスアドレスの列アドレスから生成される第２の復号信号に基づいて第１の読み出し／書き込みデータ線対を第３のビット線対と接続し、行合致指示子が合致を示し、列合致指示子が合致を示さないのに応答して、第５のスイッチングロジックは選択的に、第２のアクセスアドレスの列アドレスから生成される第２の復号信号に基づいて第２の読み出し／書き込みデータ線対を第３のビット線対と接続し、第６のスイッチングロジックは、第２の読み出し／書き込みデータ線対を第４のビット線対から分離することをさらに特徴としてもよい。マルチポートＳＲＡＭは、行合致指示子が合致を示さないのに応答して、第６のスイッチングロジックが選択的に、第２のアクセスアドレスの列アドレスから生成される第２の復号信号に基づいて第２の読み出し／書き込みデータ線対を第４のビット線対と接続することをさらに特徴としてもよい。マルチポートＳＲＡＭは、行合致指示子が合致を示さないのに応答して、第５のスイッチングロジックが第２の読み出し／書き込みデータ線対を第３のビット線対から分離することをさらに特徴としてもよい。マルチポートＳＲＡＭは、行合致指示子および列合致指示子の両方が合致を示しているのに応答して、第２の読み出し／書き込みデータ線対に結合されている読み出し／書き込み回路がディセーブルされることをさらに特徴としてもよい。マルチポートＳＲＡＭは、ことをさらに特徴としてもよい。マルチポートＳＲＡＭは、第１のアクセスアドレスに基づいて第１のワード線がアクティブ化され、かつ行合致指示子および列合致指示子の両方が合致を示している場合、第１の読み出し／書き込みデータ線対が選択的に、第１のアクセスアドレスの列アドレスから生成される第１の復号信号に基づいて第１のビットセルにアクセスし、第２のワード線がディセーブルされることをさらに特徴としてもよい。マルチポートＳＲＡＭは、第１のアクセスアドレスに基づいて第１のワード線がアクティブ化され、第１のアクセスアドレスの列アドレスから生成される第１の復号信号がアサートされており、行合致指示子および列合致指示子の両方が合致を示していることに応答して、マルチポートＳＲＡＭが、第１のアクセスアドレスおよび第２のアクセスアドレスが各々読み出しアクセスに対応する場合、第１の読み出し／書き込みデータ線対が第１のビットセルから読み出しデータを提供し、読み出しデータは第１のポートおよび第２のポートの両方に提供され、第１のアクセスアドレスが書き込みアクセスに対応する場合、第１のポートは、第１の読み出し／書き込みデータ線対によって第１のビットセルに提供され、読み出しデータとして第２のポートに提供される書き込みデータを受信し、第２のアクセスアドレスが書き込みアクセスに対応する場合、第１のポートは、第１の読み出し／書き込みデータ線対によって第１のビットセルに提供され、読み出しデータとして第１のポートに提供される書き込みデータを受信することによってさらに特徴付けられることをさらに特徴としてもよい。マルチポートＳＲＡＭは、第１のワード線を含む、複数のワード線の第１のサブセットに結合されている第１の行復号回路であって、第１の行復号回路は第１のアクセスアドレスに基づいて第１のサブセットのワード線をアクティブ化する、第１の行復号回路と、第２のワード線を含む、複数のワード線の第２のサブセットに結合されている第２の行復号回路であって、第１のサブセットと第２のサブセットとは相互排他的である、第２の行復号回路とをさらに含んでもよい。マルチポートＳＲＡＭは、行合致指示子が合致を示さないとき、第２の行復号回路は第２のアクセスアドレスに基づいて第２のサブセットのワード線をアクティブ化し、行合致指示子が合致を示すとき、第２の行復号回路がディセーブルされ、ここで第２のワード線はディセーブルされることをさらに特徴としてもよい。マルチポートＳＲＡＭは、行合致指示子が合致を示さないとき、第１の複数の読み出し／書き込みデータ線対が第１のアクセスアドレスに応答してビットセルのアレイの第１のセットのビットセルにアクセスし、第２の複数の読み出し／書き込みデータ線対が第２のアクセスアドレスに応答して、第１のセットのビットセルと相互排他的なビットセルのアレイの第２のセットのビットセルにアクセスすることをさらに特徴としてもよい。マルチポートＳＲＡＭは、第１の複数の読み出し／書き込みデータ線対のアクセスが第２の複数の読み出し／書き込みデータ線対のアクセスと同時に行われることをさらに特徴としてもよい。
複数のワード線、複数のビット線対、ならびに複数のワード線および複数のビット線対に結合されている複数のビットセルを有するマルチポートＳＲＡＭにアクセスするための方法も開示され、複数のビットセルの各々は、複数のビット線対の第１のビット線対および第２のビット線対ならびに複数のワード線の第１のワード線および第２のワード線に結合されている。方法は、第１のアクセスアドレスおよび第２のアクセスアドレスをマルチポートＳＲＡＭに提供することを含む。方法は、行合致指示子が合致を示し、かつ列合致指示子が合致を示さない場合、複数のビットセルの各ビットセルに対する第２のワード線を非アクティブ化すること、第１のアクセスアドレスによって選択されている各ビットセルについて、第１のビット線対および第１のワード線を使用して第１のアクセスアドレスによって選択されているビットセルにアクセスするためにマルチポートＳＲＡＭの第１の読み出し／書き込みデータ線対を使用することをさらに含む。方法は、第１のアクセスアドレスによって選択されている各ビットセルについて、第１のビット線対および第１のワード線を使用して第１のアクセスアドレスによって選択されているビットセルにアクセスするためにマルチポートＳＲＡＭの第１の読み出し／書き込みデータ線対を使用すること、第２のアクセスアドレスによって選択されている各ビットセルについて、第１のビット線対および第１のワード線を使用して第２のアクセスアドレスによって選択されているビットセルにアクセスするためにマルチポートＳＲＡＭの第２の読み出し／書き込みデータ線対を使用すること、第２の読み出し／書き込みデータ線対を複数のビットセルの第２のビット線対から分離することをさらに含む。方法は、行合致指示子が合致を示さない場合、第１のアクセスアドレスによって選択されている各ビットセルについて、第１のビット線対および第１のワード線を使用して第１のアクセスアドレスによって選択されているビットセルに対する読み出しまたは書き込みアクセスを実行するために第１の読み出し／書き込みデータ線対を使用すること、第２のアクセスアドレスによって選択されている各ビットセルについて、第２のビット線対および第２のワード線を使用して第２のアクセスアドレスによって選択されているビットセルに対する読み出しまたは書き込みアクセスを実行するために第２の読み出し／書き込みデータ線対を使用することをさらに含む。方法は、行合致指示子および列合致指示子の両方が合致を示す場合に、第１のアクセスアドレスおよび第２のアクセスアドレスが各々読み出しアクセスに対応する場合、第１のアクセスアドレスによって選択されているビットセルからの読み出しデータにアクセスするために第１の読み出し／書き込みデータ線対を使用し、マルチポートＳＲＡＭの第１のポートおよび第２のポートの各々において読み出しデータを読み出しデータ出力として提供すること、第１のアクセスアドレスが書き込みアクセスに対応する場合、第１のポートにおいて書き込みデータを受信すること、受信された書き込みデータを第２のポートにおいて読み出しデータ出力として提供し、受信された書き込みデータを第１のアクセスアドレスによって選択されているビットセルに記憶するために第１の読み出し／書き込みデータ線対を使用すること、第２のアクセスアドレスが書き込みアクセスに対応する場合、第１のポートにおいて書き込みデータを受信し、受信された書き込みデータを第１のポートにおいて読み出しデータ出力として提供し、受信された書き込みデータを第１のアクセスアドレスによって選択されているビットセルに記憶するために第１の読み出し／書き込みデータ線対を使用することをさらに含む。
第１のアクセスアドレスを受信するための第１のポート、および第２のアクセスアドレスを受信するための第２のポートを有するマルチポート・スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）であって、第１のアクセスアドレスから導出される第１の行アドレスが第２のアクセスアドレスから導出される第２の行アドレスに合致するか否かに基づいて行合致指示子を提供する行合致検出器を含む、マルチポートＳＲＡＭも開示される。マルチポートＳＲＡＭは、第１のアクセスアドレスから導出される第１の列アドレスが第２のアクセスアドレスから導出される第２の列アドレスに合致するか否かに基づいて列合致指示子を提供する列合致検出器をさらに含む。マルチポートＳＲＡＭは、第１のストレージラッチを有し、第１のストレージラッチにアクセスするための第１のワード線、第１の真ビット線、および第１の相補ビット線に結合されており、第１のストレージラッチにアクセスするための第２のワード線、第２の真ビット線、および第２の相補ビット線に結合されている、第１のビットセルをさらに含む。マルチポートＳＲＡＭは、第２のストレージラッチを有し、第２のストレージラッチにアクセスするための第１のワード線、第３の真ビット線、および第３の相補ビット線に結合されており、第２のストレージラッチにアクセスするための第２のワード線、第４の真ビット線、および第４の相補ビット線に結合されている、第２のビットセルをさらに含む。マルチポートＳＲＡＭは、第１のデータ線対をさらに含み、第１の真ビット線および第１の相補ビット線が、第１のアクセスアドレスから生成される第１の列復号信号に応答する第１のスイッチングロジックを介して第１のデータ線対に結合される。マルチポートＳＲＡＭは、第２のデータ線対をさらに含み、第１の真ビット線および第１の相補ビット線が、第２のアクセスアドレスから生成される第１の列復号信号、行合致指示子、および列合致指示子の第１の論理結合に応答する第２のスイッチングロジックを介して第１のデータ線対に結合され、第２の真ビット線および第２の相補ビット線が、第２のアクセスアドレスから生成される第１の列復号信号および行合致指示子の第２の論理結合に応答する第３のスイッチングロジックを介して第２のデータ線対に結合される。マルチポートＳＲＡＭは、第２のアクセスアドレスから生成される第１の列復号信号がアサートされ、行合致指示子が合致を示し、かつ列合致指示子が合致を示さないとき、第２のスイッチングロジックが第１の真ビット線および第１の相補ビット線を第２のデータ線対に接続し、そうでない場合は第１の真ビット線および第１の相補ビット線を第２のデータ線対から分離し、第２のアクセスアドレスから生成される第１の列復号信号がアサートされ、かつ行合致指示子が合致を示さないとき、第３のスイッチングロジックが第２の真ビット線および第２の相補ビット線を第２のデータ線対に接続し、そうでない場合は第２の真ビット線および第２の相補ビット線を第２のデータ線対から分離することをさらに特徴としてもよい。マルチポートＳＲＡＭは、第１のアクセスアドレスから生成される第１の列復号信号がアサートされるとき、第１のスイッチングロジックが第１の真ビット線および第１の相補ビット線を第１のデータ線対に接続し、第１のアクセスアドレスから生成される第１の列復号信号がアサートされないときは第１の真ビット線および第１の相補ビット線を第１のデータ線対から分離することをさらに特徴としてもよい。
本開示を実装する装置は、大部分について、当業者に既知の電子コンポーネントおよび回路から成っているため、本開示の基礎となる概念の理解および評価のために、ならびに本開示の教示を分かりにくくせず当該教示から注意を逸らさせないために、回路の詳細は上記で例示されているように必要と考えられる範囲を超えては説明されない。
本明細書において、具体的な実施形態を参照して本開示を説明したが、添付の特許請求の範囲に明記されているような本開示の範囲から逸脱することなくさまざまな改変および変更を為すことができる。たとえば、本発明は２つのポートのコンテキストにおいて説明されており、２つよりも多いポートがあるメモリアーキテクチャに適用されてもよい。従って、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本開示の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。
さらに、本明細書において使用される場合、「１つ」という用語は、１つまたは２つ以上として定義される。さらに、特許請求の範囲における「少なくとも１つの」および「１つ以上の」のような前置きの語句の使用は、不定冠詞「１つの」による別の請求項要素の導入が、このように導入された請求項要素を含む任意の特定の請求項を、たとえ同じ請求項が前置きの語句「１つ以上の」または「少なくとも１つの」および「１つの」のような不定冠詞を含む場合であっても、１つだけのこのような要素を含む開示に限定することを暗示するように解釈されるべきではない。同じことが、定冠詞の使用についても当てはまる。
別途記載されない限り、「第１の」および「第２の」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。従って、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。

Claims (20)

  1. 第１のポートおよび第２のポートを有するマルチポート・スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）であって、
    複数のワード線のうちの第１のワード線および第２のワード線と、
    複数のビット線対のうちの第１のビット線対、第２のビット線対、第３のビット線対、および第４のビット線対と、
    前記複数のワード線および前記複数のビット線対に結合されているビットセルのアレイであって、該ビットセルのアレイは、第１のビットセルを含み、該第１のビットセルは、第１のストレージラッチを有し、該第１のストレージラッチにアクセスするための前記第１のワード線および前記第１のビット線対に結合されており、かつ前記第１のストレージラッチにアクセスするための前記第２のワード線および前記第２のビット線対に結合されている、前記ビットセルのアレイと、
    前記ビットセルのアレイにアクセスするための第１の複数の読み出し／書き込みデータ線対のうちの第１の読み出し／書き込みデータ線対、および、前記ビットセルのアレイにアクセスするための第２の複数の読み出し／書き込みデータ線対のうちの第２の読み出し／書き込みデータ線対であって、
    該第１の読み出し／書き込みデータ線対は、第１のスイッチングロジックを介して前記第１のビット線対に結合され、
    該第２の読み出し／書き込みデータ線対は、第２のスイッチングロジックを介して前記第１のビット線対に結合され、第３のスイッチングロジックを介して前記第２のビット線対に結合されている、前記第１の読み出し／書き込みデータ線対および第２の読み出し／書き込みデータ線対と、
    第１のアクセスアドレスの行アドレスが第２のアクセスアドレスの行アドレスに合致するか否かに基づいて行合致指示子を提供する行合致検出器と、
    前記第１のアクセスアドレスの列アドレスが前記第２のアクセスアドレスの列アドレスに合致するか否かに基づいて列合致指示子を提供する列合致検出器と
    を備え、前記行合致指示子が合致を示し、前記列合致指示子が合致を示さないのに応答して、前記第２のスイッチングロジックは、前記第２のアクセスアドレスの前記列アドレスから生成される第１の復号信号に基づいて、前記第２の読み出し／書き込みデータ線対を前記第１のビット線対と選択的に接続し、前記第３のスイッチングロジックは、前記第２の読み出し／書き込みデータ線対を前記第２のビット線対から分離する、マルチポートＳＲＡＭ。
  2. 前記行合致指示子が合致を示さないのに応答して、前記第３のスイッチングロジックは、前記第２のアクセスアドレスの前記列アドレスから生成される前記第１の復号信号に基づいて、前記第２の読み出し／書き込みデータ線対を前記第２のビット線対と選択的に接続する、請求項１に記載のマルチポートＳＲＡＭ。
  3. 前記行合致指示子が合致を示さないのに応答して、前記第２のスイッチングロジックは、前記第２の読み出し／書き込みデータ線対を前記第１のビット線対から分離する、請求項２に記載のマルチポートＳＲＡＭ。
  4. 前記第１のスイッチングロジックは、前記第１のアクセスアドレスの前記列アドレスから生成される第１の復号信号に基づいて、前記第１の読み出し／書き込みデータ線対を前記第１のビット線対と選択的に接続する、請求項３に記載のマルチポートＳＲＡＭ。
  5. 前記ビットセルのアレイは、第２のビットセルを含み、該第２のビットセルは、第２のストレージラッチを有し、該第２のストレージラッチにアクセスするための前記第１のワード線および前記第３のビット線対に結合され、かつ前記第２のストレージラッチにアクセスするための前記第２のワード線および前記第４のビット線対に結合され、
    前記第１の読み出し／書き込みデータ線対は、第４のスイッチングロジックを介して前記第３のビット線対に結合され、前記第２の読み出し／書き込みデータ線対は、第５のスイッチングロジックを介して前記第３のビット線対に結合され、かつ第６のスイッチングロジックを介して前記第４のビット線対に結合され、
    前記第４のスイッチングロジックは、前記第１のアクセスアドレスの前記列アドレスから生成される第２の復号信号に基づいて、前記第１の読み出し／書き込みデータ線対を前記第３のビット線対と選択的に接続し、
    前記行合致指示子が合致を示し、前記列合致指示子が合致を示さないのに応答して、前記第５のスイッチングロジックは、前記第２のアクセスアドレスの前記列アドレスから生成される第２の復号信号に基づいて、前記第２の読み出し／書き込みデータ線対を前記第３のビット線対と選択的に接続し、前記第６のスイッチングロジックは、前記第２の読み出し／書き込みデータ線対を前記第４のビット線対から分離する、請求項１に記載のマルチポートＳＲＡＭ。
  6. 前記行合致指示子が合致を示さないのに応答して、前記第６のスイッチングロジックは、前記第２のアクセスアドレスの前記列アドレスから生成される前記第２の復号信号に基づいて、前記第２の読み出し／書き込みデータ線対を前記第４のビット線対と選択的に接続する、請求項５に記載のマルチポートＳＲＡＭ。
  7. 前記行合致指示子が合致を示さないのに応答して、前記第５のスイッチングロジックは、前記第２の読み出し／書き込みデータ線対を前記第３のビット線対から分離する、請求項６に記載のマルチポートＳＲＡＭ。
  8. 前記行合致指示子および前記列合致指示子の両方が合致を示しているのに応答して、前記第２の読み出し／書き込みデータ線対に結合されている読み出し／書き込み回路がディセーブルされる、請求項１に記載のマルチポートＳＲＡＭ。
  9. 前記第１のワード線が、前記第１のアクセスアドレスに基づいてアクティブ化され、かつ前記行合致指示子および前記列合致指示子の両方が合致を示している場合、
    前記第１の読み出し／書き込みデータ線対は、前記第１のアクセスアドレスの前記列アドレスから生成される第１の復号信号に基づいて、前記第１のビットセルに選択的にアクセスし、
    前記第２のワード線はディセーブルされる、請求項１に記載のマルチポートＳＲＡＭ。
  10. 前記第１のワード線が、前記第１のアクセスアドレスに基づいてアクティブ化され、
    前記第１のアクセスアドレスの前記列アドレスから生成される前記第１の復号信号がアサートされており、かつ
    前記行合致指示子および前記列合致指示子の両方が合致を示していることに応答して、
    前記第１のアクセスアドレスおよび前記第２のアクセスアドレスが各々読み出しアクセスに対応する場合、前記第１の読み出し／書き込みデータ線対が、前記第１のビットセルから読み出しデータを提供し、該読み出しデータは、前記第１のポートおよび前記第２のポートの両方に提供されること、
    前記第１のアクセスアドレスが書き込みアクセスに対応する場合、前記第１のポートが、前記第１の読み出し／書き込みデータ線対によって前記第１のビットセルに提供され、かつ読み出しデータとして前記第２のポートに提供される書き込みデータを受信すること、
    前記第２のアクセスアドレスが書き込みアクセスに対応する場合、前記第１のポートが、前記第１の読み出し／書き込みデータ線対によって前記第１のビットセルに提供され、かつ読み出しデータとして前記第１のポートに提供される書き込みデータを受信すること
    によってさらに特徴付けられる、請求項９に記載のマルチポートＳＲＡＭ。
  11. 前記第１のワード線を含む、前記複数のワード線の第１のサブセットに結合されている第１の行復号回路であって、前記第１の行復号回路は、前記第１のアクセスアドレスに基づいて、前記第１のサブセットのワード線をアクティブ化する、前記第１の行復号回路と、
    前記第２のワード線を含む、前記複数のワード線の第２のサブセットに結合されている第２の行復号回路であって、前記第１のサブセットと前記第２のサブセットとは相互排他的である、前記第２の行復号回路と
    をさらに備える、請求項１に記載のマルチポートＳＲＡＭ。
  12. 前記行合致指示子が合致を示さないとき、前記第２の行復号回路は、前記第２のアクセスアドレスに基づいて、前記第２のサブセットのワード線をアクティブ化し、
    前記行合致指示子が合致を示すとき、前記第２の行復号回路がディセーブルされ、前記第２のワード線はディセーブルされる、請求項１１に記載のマルチポートＳＲＡＭ。
  13. 前記行合致指示子が合致を示さないとき、前記第１の複数の読み出し／書き込みデータ線対は、前記第１のアクセスアドレスに応答して、前記ビットセルのアレイの第１のセットのビットセルにアクセスし、前記第２の複数の読み出し／書き込みデータ線対は、前記第２のアクセスアドレスに応答して、前記第１のセットのビットセルと相互排他的な前記ビットセルのアレイの第２のセットのビットセルにアクセスする、請求項１に記載のマルチポートＳＲＡＭ。
  14. 前記第１の複数の読み出し／書き込みデータ線対のアクセスは、前記第２の複数の読み出し／書き込みデータ線対のアクセスと同時に行われる、請求項１３に記載のマルチポートＳＲＡＭ。
  15. 複数のワード線、複数のビット線対、ならびに前記複数のワード線および前記複数のビット線対に結合されている複数のビットセルを有するマルチポート・スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）にアクセスするための方法であって、前記複数のビットセルの各々は、前記複数のビット線対の第１のビット線対および第２のビット線対ならびに前記複数のワード線の第１のワード線および第２のワード線に結合されており、該方法は、
    第１のアクセスアドレスおよび第２のアクセスアドレスを前記マルチポートＳＲＡＭに提供すること、
    前記第１のアクセスアドレスの行アドレスと前記第２のアクセスアドレスの行アドレスとの間の比較に基づいて行合致指示子を提供し、前記第１のアクセスアドレスの列アドレスと前記第２のアクセスアドレスの列アドレスとの間の比較に基づいて列合致指示子を提供すること、
    前記行合致指示子が合致を示し、かつ前記列合致指示子が合致を示さない場合、
    前記複数のビットセルの各ビットセルに対する前記第２のワード線を非アクティブ化すること、
    前記第１のアクセスアドレスによって選択されている各ビットセルについて、前記第１のビット線対および前記第１のワード線を使用して前記第１のアクセスアドレスによって選択されている前記ビットセルにアクセスするために前記マルチポートＳＲＡＭの第１の読み出し／書き込みデータ線対を使用すること、
    前記第２のアクセスアドレスによって選択されている各ビットセルについて、前記第１のビット線対および前記第１のワード線を使用して前記第２のアクセスアドレスによって選択されている前記ビットセルにアクセスするために前記マルチポートＳＲＡＭの第２の読み出し／書き込みデータ線対を使用すること、
    前記第２の読み出し／書き込みデータ線対を、前記複数のビットセルの前記第２のビット線対から分離すること
    を含む、方法。
  16. 前記行合致指示子が合致を示さない場合、前記方法は、
    前記第１のアクセスアドレスによって選択されている各ビットセルについて、前記第１のビット線対および前記第１のワード線を使用して前記第１のアクセスアドレスによって選択されている前記ビットセルに対する読み出しまたは書き込みアクセスを実行するために前記第１の読み出し／書き込みデータ線対を使用すること、
    前記第２のアクセスアドレスによって選択されている各ビットセルについて、前記第２のビット線対および前記第２のワード線を使用して前記第２のアクセスアドレスによって選択されている前記ビットセルに対する読み出しまたは書き込みアクセスを実行するために前記第２の読み出し／書き込みデータ線対を使用すること
    を含む、請求項１５に記載の方法。
  17. 前記行合致指示子および前記列合致指示子の両方が合致を示す場合に、前記方法は、
    前記第１のアクセスアドレスおよび前記第２のアクセスアドレスが各々読み出しアクセスに対応する場合、前記第１の読み出し／書き込みデータ線対を使用して、前記第１のアクセスアドレスによって選択されている前記ビットセルからの読み出しデータにアクセスし、前記マルチポートＳＲＡＭの第１のポートおよび第２のポートの各々において前記読み出しデータを読み出しデータ出力として提供すること、
    前記第１のアクセスアドレスが書き込みアクセスに対応する場合、前記第１のポートにおいて書き込みデータを受信し、前記受信された書き込みデータを前記第２のポートにおいて前記読み出しデータ出力として提供し、前記第１の読み出し／書き込みデータ線対を使用して、前記受信された書き込みデータを前記第１のアクセスアドレスによって選択されているビットセルに記憶すること、
    前記第２のアクセスアドレスが書き込みアクセスに対応する場合、前記第１のポートにおいて書き込みデータを受信し、前記受信された書き込みデータを前記第１のポートにおいて前記読み出しデータ出力として提供し、前記第１の読み出し／書き込みデータ線対を使用して、前記受信された書き込みデータを前記第１のアクセスアドレスによって選択されているビットセルに記憶すること
    を含む、請求項１５に記載の方法。
  18. 第１のアクセスアドレスを受信するための第１のポート、および第２のアクセスアドレスを受信するための第２のポートを有するマルチポート・スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）であって、
    前記第１のアクセスアドレスから導出される第１の行アドレスが前記第２のアクセスアドレスから導出される第２の行アドレスに合致するか否かに基づいて行合致指示子を提供する行合致検出器と、
    前記第１のアクセスアドレスから導出される第１の列アドレスが前記第２のアクセスアドレスから導出される第２の列アドレスに合致するか否かに基づいて列合致指示子を提供する列合致検出器と、
    第１のストレージラッチを有する第１のビットセルであって、該第１のストレージラッチにアクセスするための第１のワード線、第１の真ビット線、および第１の相補ビット線に結合されており、前記第１のストレージラッチにアクセスするための第２のワード線、第２の真ビット線、および第２の相補ビット線に結合されている、前記第１のビットセルと、
    第２のストレージラッチを有する第２のビットセルであって、該第２のストレージラッチにアクセスするための前記第１のワード線、第３の真ビット線、および第３の相補ビット線に結合されており、前記第２のストレージラッチにアクセスするための前記第２のワード線、第４の真ビット線、および第４の相補ビット線に結合されている、前記第２のビットセルと、
    第１のデータ線対であって、前記第１の真ビット線および前記第１の相補ビット線が、前記第１のアクセスアドレスから生成される第１の列復号信号に応答する第１のスイッチングロジックを介して該第１のデータ線対に結合されている、前記第１のデータ線対と、
    第２のデータ線対であって、前記第１の真ビット線および前記第１の相補ビット線が、前記第２のアクセスアドレスから生成される第１の列復号信号、行合致指示子、および列合致指示子の第１の論理結合に応答する第２のスイッチングロジックを介して前記第１のデータ線対に結合され、前記第２の真ビット線および前記第２の相補ビット線が、前記第２のアクセスアドレスから生成される前記第１の列復号信号および前記行合致指示子の第２の論理結合に応答する第３のスイッチングロジックを介して該第２のデータ線対に結合されている、前記第２のデータ線対と
    を備える、マルチポートＳＲＡＭ。
  19. 前記第２のアクセスアドレスから生成される前記第１の列復号信号がアサートされ、前記行合致指示子が合致を示し、かつ前記列合致指示子が合致を示さない場合、前記第２のスイッチングロジックは、前記第１の真ビット線および前記第１の相補ビット線を前記第２のデータ線対に接続し、そうでない場合は前記第１の真ビット線および前記第１の相補ビット線を前記第２のデータ線対から分離し、
    前記第２のアクセスアドレスから生成される前記第１の列復号信号がアサートされ、かつ前記行合致指示子が合致を示さない場合、前記第３のスイッチングロジックは、前記第２の真ビット線および前記第２の相補ビット線を前記第２のデータ線対に接続し、そうでない場合は前記第２の真ビット線および前記第２の相補ビット線を前記第２のデータ線対から分離する、請求項１８に記載のマルチポートＳＲＡＭ。
  20. 前記第１のスイッチングロジックは、前記第１のアクセスアドレスから生成される前記第１の列復号信号がアサートされるとき、前記第１の真ビット線および前記第１の相補ビット線を前記第１のデータ線対に接続し、前記第１のアクセスアドレスから生成される前記第１の列復号信号がアサートされないとき、前記第１の真ビット線および前記第１の相補ビット線を前記第１のデータ線対から分離する、請求項１９に記載のマルチポートＳＲＡＭ。
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