JPS6258077B2 - - Google Patents
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- JPS6258077B2 JPS6258077B2 JP13857382A JP13857382A JPS6258077B2 JP S6258077 B2 JPS6258077 B2 JP S6258077B2 JP 13857382 A JP13857382 A JP 13857382A JP 13857382 A JP13857382 A JP 13857382A JP S6258077 B2 JPS6258077 B2 JP S6258077B2
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- 230000015654 memory Effects 0.000 claims description 47
- 239000004065 semiconductor Substances 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000009028 cell transition Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches
Landscapes
- Engineering & Computer Science (AREA)
- Databases & Information Systems (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、記憶装置の低消費電力化に関するも
ので、特に、大容量の半導体記憶装置に使用され
るものである。
ので、特に、大容量の半導体記憶装置に使用され
るものである。
従来の記憶装置の構成図を第１図に示す。この
図はロー方向とカラム方向にマトリクス状に配置
されたメモリセル群の１つのロー、すなわち１つ
のワード線に接続されているメモリセルのみを抽
出したものである。ワード線WLは、このワード
線の駆動回路WLDに接続されており、このロー
が選択された場合は、ワード線は例えば5Vにな
り、選択されていない場合は0Vである。選択さ
れた場合は、メモリセルMCp〜MCoに蓄積されて
いた情報は、ビツト線BLp〜BLoに出力される。
出力にBLp〜BLoのどの情報に送り出すかとい
うことはカラム選択回路CDCによつて決定す
る。それぞれのビツト線BLp〜BLoには、多数の
メモリセルが接続されているが、その内の１つの
メモリ・セルのみがワード線によつて活性化され
ているので、ビツト線上で多数のメモリ・セルの
情報が重なつてしまう事はない。
図はロー方向とカラム方向にマトリクス状に配置
されたメモリセル群の１つのロー、すなわち１つ
のワード線に接続されているメモリセルのみを抽
出したものである。ワード線WLは、このワード
線の駆動回路WLDに接続されており、このロー
が選択された場合は、ワード線は例えば5Vにな
り、選択されていない場合は0Vである。選択さ
れた場合は、メモリセルMCp〜MCoに蓄積されて
いた情報は、ビツト線BLp〜BLoに出力される。
出力にBLp〜BLoのどの情報に送り出すかとい
うことはカラム選択回路CDCによつて決定す
る。それぞれのビツト線BLp〜BLoには、多数の
メモリセルが接続されているが、その内の１つの
メモリ・セルのみがワード線によつて活性化され
ているので、ビツト線上で多数のメモリ・セルの
情報が重なつてしまう事はない。
第１図に示すようにメモリ・セル群をマトリク
ス状に配置する事により、高密度にメモリ・セル
を集積することが可能となつたが、選択されたワ
ード線に接続されたメモリセルMCp〜MCNは１
度にすべて活性化される。あるメモリ・セルが活
性化し、そのメモリ・セルに蓄積された情報をビ
ツト線に出力する際に必ず電力を消費する。その
ため、１つのワード線に接続された最終的に利用
されない情報を含むメモリ・セルもすべて活性化
される従来の方式では、この部分で多大な電力を
消費していた。例として、相補型MOS構成の半
導体集積回路メモリでは、この部分で、メモリチ
ツプ内で消費する全電力の90％以上を消費してい
た。消費電力の問題は発熱の問題となるため、従
来の方式は、高密度化及び低消費電力に難があつ
た。
ス状に配置する事により、高密度にメモリ・セル
を集積することが可能となつたが、選択されたワ
ード線に接続されたメモリセルMCp〜MCNは１
度にすべて活性化される。あるメモリ・セルが活
性化し、そのメモリ・セルに蓄積された情報をビ
ツト線に出力する際に必ず電力を消費する。その
ため、１つのワード線に接続された最終的に利用
されない情報を含むメモリ・セルもすべて活性化
される従来の方式では、この部分で多大な電力を
消費していた。例として、相補型MOS構成の半
導体集積回路メモリでは、この部分で、メモリチ
ツプ内で消費する全電力の90％以上を消費してい
た。消費電力の問題は発熱の問題となるため、従
来の方式は、高密度化及び低消費電力に難があつ
た。
本発明は、従来問題であつた消費電力を低減す
べくなされたもので、これにより高集積密度で、
又、消費電力を他の部分に適正に配分する事によ
り、高速の半導体記憶装置を提供することを目的
とするものである。
べくなされたもので、これにより高集積密度で、
又、消費電力を他の部分に適正に配分する事によ
り、高速の半導体記憶装置を提供することを目的
とするものである。
本発明は、複数のメモリ・セル群に接続された
複数個の第１ワード線と、この複数個の第１ワー
ド線に接続された第２ワード線と、この第２ワー
ド線とカラム選択系の信号によつて前記第１ワー
ド線を活性制御する制御手段とを具備したことを
特徴とする半導体記憶装置である。
複数個の第１ワード線と、この複数個の第１ワー
ド線に接続された第２ワード線と、この第２ワー
ド線とカラム選択系の信号によつて前記第１ワー
ド線を活性制御する制御手段とを具備したことを
特徴とする半導体記憶装置である。
以下、実施例に従つて本発明を詳細に説明す
る。本発明の基本的な構成例を第２図に示す。第
１ワード線１WLO〜１WLNにそれぞれ比較的少
数個のメモリ・セルMCp〜MCi，MCj〜MCoが接
続されている。第２ワード線はロー選択信号によ
つて駆動されるワード線駆動回路WLDによつ
て、活性化された場合は、例えば、5Vに、活性
化されなかつた場合は例えば0Vに駆動される。
第２ワード線にはワード線中継回路WAがあつた
方が高速化できるが、これはなくても良い。第２
ワード線と第１ワード線の接続部には、カラム選
択系の信号CSO〜CSNによつて制御される制御手
段、例えばトランスフア・ゲートTRO〜TRNが配
置されている。このトランスフア・ゲート部分の
具体例を第３図〜第９図に示す。第３図〜第９図
に示すように、トランスフアゲートはｐチヤネ
ル、あるいはｎチヤネルのMOSFETQ10〜Q15に
よつて構成されている。これらの図において、カ
ラム選択信号CDは、第１ワード線１WLiに接続
したメモリセルMCkp〜MCkl、又はMCk1〜MCkM
が選択された時ハイレベルになる信号で、は
CDとハイレベル、ローレベルが逆転した逆位相
の電位を有する信号である。信号φiは、ワード
線を非選択にするための信号で、第１０図に代表
的な信号波形を示す。
る。本発明の基本的な構成例を第２図に示す。第
１ワード線１WLO〜１WLNにそれぞれ比較的少
数個のメモリ・セルMCp〜MCi，MCj〜MCoが接
続されている。第２ワード線はロー選択信号によ
つて駆動されるワード線駆動回路WLDによつ
て、活性化された場合は、例えば、5Vに、活性
化されなかつた場合は例えば0Vに駆動される。
第２ワード線にはワード線中継回路WAがあつた
方が高速化できるが、これはなくても良い。第２
ワード線と第１ワード線の接続部には、カラム選
択系の信号CSO〜CSNによつて制御される制御手
段、例えばトランスフア・ゲートTRO〜TRNが配
置されている。このトランスフア・ゲート部分の
具体例を第３図〜第９図に示す。第３図〜第９図
に示すように、トランスフアゲートはｐチヤネ
ル、あるいはｎチヤネルのMOSFETQ10〜Q15に
よつて構成されている。これらの図において、カ
ラム選択信号CDは、第１ワード線１WLiに接続
したメモリセルMCkp〜MCkl、又はMCk1〜MCkM
が選択された時ハイレベルになる信号で、は
CDとハイレベル、ローレベルが逆転した逆位相
の電位を有する信号である。信号φiは、ワード
線を非選択にするための信号で、第１０図に代表
的な信号波形を示す。
次に、第３図に示す実施例に従い詳細に説明す
る。第３図においてメモリ・セルMCkp〜MCklを
アクセスしたい時、第２ワード線２WLは、ワー
ド線駆動回路WLDによつてハイレベルに上が
る。又、カラム選択系の信号＋φiはローレベ
ルに下がる。すると、トランスフアゲートを構成
するｐチヤネルトランジスタQ10ははオン状態に
なり、第２ワード線の信号を第１ワード線１WLi
に伝達する。その時、第１ワード線非選択用トラ
ンジスタQ20はオフであるため、直流路は形成さ
れない。さて、第１ワード線がハイレベルになる
と、メモリ・セルMCkp〜MCklが活性化し、それ
ぞれのメモリ・セルに接続されているビツト線
（図示せず）に蓄積情報を出力する。この実施例
では、第１ワード線１WLiがハイレベルになつた
時、メモリ・セルMCkp〜MCklが活性化される
が、その逆に、ローレベルで活性化されるメモ
リ・セルの場合は、ｐチヤネル、ｎチヤネルを逆
転すると共に、信号波形のハイレベルとローレベ
ルを逆転すれば良い。又、本実施例では第１ワー
ド線１WLiを駆動するトランジスタQ10，Q20は、
この第１ワード線の端についているが、第１ワー
ド線内の遅延が、第２ワード線の遅延と同程度の
時には、第６図〜第９図に示した様に、第１ワー
ド線の中央で駆動した方がワード線遅延が少ない
こともある。
る。第３図においてメモリ・セルMCkp〜MCklを
アクセスしたい時、第２ワード線２WLは、ワー
ド線駆動回路WLDによつてハイレベルに上が
る。又、カラム選択系の信号＋φiはローレベ
ルに下がる。すると、トランスフアゲートを構成
するｐチヤネルトランジスタQ10ははオン状態に
なり、第２ワード線の信号を第１ワード線１WLi
に伝達する。その時、第１ワード線非選択用トラ
ンジスタQ20はオフであるため、直流路は形成さ
れない。さて、第１ワード線がハイレベルになる
と、メモリ・セルMCkp〜MCklが活性化し、それ
ぞれのメモリ・セルに接続されているビツト線
（図示せず）に蓄積情報を出力する。この実施例
では、第１ワード線１WLiがハイレベルになつた
時、メモリ・セルMCkp〜MCklが活性化される
が、その逆に、ローレベルで活性化されるメモ
リ・セルの場合は、ｐチヤネル、ｎチヤネルを逆
転すると共に、信号波形のハイレベルとローレベ
ルを逆転すれば良い。又、本実施例では第１ワー
ド線１WLiを駆動するトランジスタQ10，Q20は、
この第１ワード線の端についているが、第１ワー
ド線内の遅延が、第２ワード線の遅延と同程度の
時には、第６図〜第９図に示した様に、第１ワー
ド線の中央で駆動した方がワード線遅延が少ない
こともある。
本発明においてたとえ、第２ワード線２WLが
選択されても、それにつながるすべてのメモリ・
セルは活性化されず、その第２ワード線に接続さ
れている多数の第１ワード線の中、少数の（普通
は唯一の）第１ワード線が選択され、その第１ワ
ード線に直接接続されているメモリ・セルのみが
活性化される点が重要である。
選択されても、それにつながるすべてのメモリ・
セルは活性化されず、その第２ワード線に接続さ
れている多数の第１ワード線の中、少数の（普通
は唯一の）第１ワード線が選択され、その第１ワ
ード線に直接接続されているメモリ・セルのみが
活性化される点が重要である。
さて、メモリ・セルを非選択にするのは、トラ
ンジスタQ20である。このトランジスタのゲート
はメモリ・セルが非選択に移行する時、ハイレベ
ルになり、従つて今まで、ハイレベルにあつた第
１ワード線１WLiをローレベルに落とし、メモリ
セルMCkp〜MCklの非活性化が実現される。
ンジスタQ20である。このトランジスタのゲート
はメモリ・セルが非選択に移行する時、ハイレベ
ルになり、従つて今まで、ハイレベルにあつた第
１ワード線１WLiをローレベルに落とし、メモリ
セルMCkp〜MCklの非活性化が実現される。
第４図に示す実施例も、動作は第３図に示す実
施例と同様である。第５図に示す実施例では、第
２ワード線２が、トランスフア・ゲートQ12
のゲートに、カラム選択信号CDが、ソースに入
つている。この方が、第２ワード線から見える全
静電容量が少さくなり、従つて、第２ワード線の
遅延が少なくなる。本実施例では、第１０図に示
すように信号２WLの逆位相の２の信号を使
用する。第６図に示す実施例では、トランスフ
ア・ゲートQ13はｎチヤネルMOSFETで構成され
ている。このトランジスタは、エンハンスメント
形でも、デプレツシヨン形でも良いが、エンハン
スメント形の場合は、第１ワード線１WLiが、第
２ワード線２WLよりも閾値電圧だけ低電位にな
つてしまうことがないように信号CDをプルアツ
プ・レベルにすることもある。このプルアツプ・
レベルは第１０図に点線で示した。デプレツシヨ
ン形を使用した時は、他の第２ワード線に選択が
切り替わつた場合、第２ワード線２WLがローレ
ベルになる為、第１ワード線の電荷は第２ワード
線を通じて、ローレベルに落ちるため、遅延を少
なくすることができる。本実施例は、第１ワード
線の駆動回路がすべてｎチヤネルMOSFETによ
つて構成されているため、例えば、メモリセルが
ｎチヤネルMOSFETのみによつて構成されてい
る場合は、相補型MOSFET独特のウエルを使用
する必要がなく、面積を減少できる。又、ラツチ
アツプの問題も解決される。第７図に示す実施例
では、第１ワード線非選択用回路が抵抗素子R24
で構成されているもので、抵抗素子R24が他の素
子と積層形成できるため一層の面積低減化が可能
である。この抵抗素子R24は、MOSFETを使用し
て構成しても良いし、多結晶シリコン層で構成す
る事も可能である。トランスフアゲートQ14はｎ
チヤネルエンハンスメント型もしくはデプレツシ
ヨン型のトランジスタである。トランスフアゲー
トQ14がエンハンスメント型の場合は、第６図に
示した実施例と同様に第１ワード線１WLiが、第
２ワード線よりも閾値電圧だけ低電位にならない
ように、信号CDをプルフツプレベルにすること
もある。この例では、トランスフアゲートがオ
ン、第２ワード線がハイレベルになつた時、トラ
ンスフアゲートQ14、抵抗素子R24を通じて直流パ
スが出来るが、これは、全メモリ・チツプ中１カ
所であり電力的には全く微少である。又、カラム
切り替え時の第１ワード線のデイスチヤージは、
抵抗素子R24を通じて行なわれるが、これは、従
来からアクセス時間に比し、デイスチヤージ期間
がかなり長くとれるので、これを考慮する必要は
なく、そのため抵抗素子の値については、第１ワ
ード線のハイレベルの値が、トランスフアゲート
Q14と抵抗素子R24の抵抗比で決定する事を考慮し
て決定すればよい。第８図に示す実施例では、第
１ワード線１WLiのデイスチヤージは主としてト
ランスフアゲートQ15を通じて行なわれるが、こ
のトランジスタQ15の閾値電圧分だけは、抵抗素
子R25によつて行なわれる。第９図に示す実施例
ではトランスフアゲートQ16のコントロールゲー
トが第２ワード線２に、ソースがカラム選択
線CDに接続された例で、デイスチヤージは１部
抵抗素子R27によつて行なわれる。本実施例で
は、第１０図に示す信号２の信号を使用す
る。
施例と同様である。第５図に示す実施例では、第
２ワード線２が、トランスフア・ゲートQ12
のゲートに、カラム選択信号CDが、ソースに入
つている。この方が、第２ワード線から見える全
静電容量が少さくなり、従つて、第２ワード線の
遅延が少なくなる。本実施例では、第１０図に示
すように信号２WLの逆位相の２の信号を使
用する。第６図に示す実施例では、トランスフ
ア・ゲートQ13はｎチヤネルMOSFETで構成され
ている。このトランジスタは、エンハンスメント
形でも、デプレツシヨン形でも良いが、エンハン
スメント形の場合は、第１ワード線１WLiが、第
２ワード線２WLよりも閾値電圧だけ低電位にな
つてしまうことがないように信号CDをプルアツ
プ・レベルにすることもある。このプルアツプ・
レベルは第１０図に点線で示した。デプレツシヨ
ン形を使用した時は、他の第２ワード線に選択が
切り替わつた場合、第２ワード線２WLがローレ
ベルになる為、第１ワード線の電荷は第２ワード
線を通じて、ローレベルに落ちるため、遅延を少
なくすることができる。本実施例は、第１ワード
線の駆動回路がすべてｎチヤネルMOSFETによ
つて構成されているため、例えば、メモリセルが
ｎチヤネルMOSFETのみによつて構成されてい
る場合は、相補型MOSFET独特のウエルを使用
する必要がなく、面積を減少できる。又、ラツチ
アツプの問題も解決される。第７図に示す実施例
では、第１ワード線非選択用回路が抵抗素子R24
で構成されているもので、抵抗素子R24が他の素
子と積層形成できるため一層の面積低減化が可能
である。この抵抗素子R24は、MOSFETを使用し
て構成しても良いし、多結晶シリコン層で構成す
る事も可能である。トランスフアゲートQ14はｎ
チヤネルエンハンスメント型もしくはデプレツシ
ヨン型のトランジスタである。トランスフアゲー
トQ14がエンハンスメント型の場合は、第６図に
示した実施例と同様に第１ワード線１WLiが、第
２ワード線よりも閾値電圧だけ低電位にならない
ように、信号CDをプルフツプレベルにすること
もある。この例では、トランスフアゲートがオ
ン、第２ワード線がハイレベルになつた時、トラ
ンスフアゲートQ14、抵抗素子R24を通じて直流パ
スが出来るが、これは、全メモリ・チツプ中１カ
所であり電力的には全く微少である。又、カラム
切り替え時の第１ワード線のデイスチヤージは、
抵抗素子R24を通じて行なわれるが、これは、従
来からアクセス時間に比し、デイスチヤージ期間
がかなり長くとれるので、これを考慮する必要は
なく、そのため抵抗素子の値については、第１ワ
ード線のハイレベルの値が、トランスフアゲート
Q14と抵抗素子R24の抵抗比で決定する事を考慮し
て決定すればよい。第８図に示す実施例では、第
１ワード線１WLiのデイスチヤージは主としてト
ランスフアゲートQ15を通じて行なわれるが、こ
のトランジスタQ15の閾値電圧分だけは、抵抗素
子R25によつて行なわれる。第９図に示す実施例
ではトランスフアゲートQ16のコントロールゲー
トが第２ワード線２に、ソースがカラム選択
線CDに接続された例で、デイスチヤージは１部
抵抗素子R27によつて行なわれる。本実施例で
は、第１０図に示す信号２の信号を使用す
る。
第１１図は、スタテイツクRAMの典型的なメ
モリ・セルMCk1の回路図を示すものである。負
荷素子１１０，１１１はｐチヤネルMOSFETで
も、高抵抗多結晶シリコンでも良い。負荷素子１
１０，１１１をMOSFETで構成する場合は第１
１図に示すように、点線によつてMOSFET１１
０，１１１のゲートに接続される。第１２図は、
高抵抗多結晶シリコンメモリ・セル形式に対する
本発明の実施例を示す平面図、第１３図がその断
面図である。第１２図、第１３図において第１１
図の回路素子と対応する部分には同一の符号を付
す。ここでビツト線BLk1，k1は、第１２図で
は図示していないが、第１３図に示すように一般
にアルミニウムによつて形成されている。また第
１２図、第１３図に示すように、丸で囲んだ点線
はトランジスタ１１２〜１１５を示している。第
２ワード線２WLは第１ワード線１WLの上に第
２層多結晶シリコンを使用して形成している。第
２層多結晶シリコンはそれによつて高抵抗負荷１
１０，１１１も形成するが、部分的に拡散あるい
は第３の低抵抗層（例えばMoSi2層）を積層する
事により低抵抗化され、第２ワード線２WLとし
て十分使用し得る。これにより、従来に比し、メ
モリ・セルの面積が全く増加することなく、低消
費電力化可能である。
モリ・セルMCk1の回路図を示すものである。負
荷素子１１０，１１１はｐチヤネルMOSFETで
も、高抵抗多結晶シリコンでも良い。負荷素子１
１０，１１１をMOSFETで構成する場合は第１
１図に示すように、点線によつてMOSFET１１
０，１１１のゲートに接続される。第１２図は、
高抵抗多結晶シリコンメモリ・セル形式に対する
本発明の実施例を示す平面図、第１３図がその断
面図である。第１２図、第１３図において第１１
図の回路素子と対応する部分には同一の符号を付
す。ここでビツト線BLk1，k1は、第１２図で
は図示していないが、第１３図に示すように一般
にアルミニウムによつて形成されている。また第
１２図、第１３図に示すように、丸で囲んだ点線
はトランジスタ１１２〜１１５を示している。第
２ワード線２WLは第１ワード線１WLの上に第
２層多結晶シリコンを使用して形成している。第
２層多結晶シリコンはそれによつて高抵抗負荷１
１０，１１１も形成するが、部分的に拡散あるい
は第３の低抵抗層（例えばMoSi2層）を積層する
事により低抵抗化され、第２ワード線２WLとし
て十分使用し得る。これにより、従来に比し、メ
モリ・セルの面積が全く増加することなく、低消
費電力化可能である。
また第１４図に示すように１つの第２ワード線
２WLijの面側に２つの第１ワード線１WLi，１
WLjを配置することにより、第１５図、第１６図
で示されるように、第２ワード線２WLijを２つ
の第１ワード線１WLi，１WLjで共用する事が出
来る。本実施例では、第２ワード線の抵抗を減少
させ、第２ワード線の遅延を少なくする意味で、
第２ワード線を第１６図に示すように広く形成す
ることが望ましい。
２WLijの面側に２つの第１ワード線１WLi，１
WLjを配置することにより、第１５図、第１６図
で示されるように、第２ワード線２WLijを２つ
の第１ワード線１WLi，１WLjで共用する事が出
来る。本実施例では、第２ワード線の抵抗を減少
させ、第２ワード線の遅延を少なくする意味で、
第２ワード線を第１６図に示すように広く形成す
ることが望ましい。
以上の説明では第２ワード線を多結晶シリコン
によつて形成した場合を示したがこれに限定され
るものではなく第２層目のアルミニウム層によつ
て第２ワード線を形成してもよい。この場合、多
結晶シリコンによつて形成した場合に比べ、第１
ワード線からさらに離間しているため、容量が減
少し、またアルミニウムは比抵抗も低いためさら
に遅延時間が短縮する利点を有している。
によつて形成した場合を示したがこれに限定され
るものではなく第２層目のアルミニウム層によつ
て第２ワード線を形成してもよい。この場合、多
結晶シリコンによつて形成した場合に比べ、第１
ワード線からさらに離間しているため、容量が減
少し、またアルミニウムは比抵抗も低いためさら
に遅延時間が短縮する利点を有している。
以上、説明したように本発明に係る半導体記憶
装置では、１つの第２ワード線が選択されても、
従来と異なり、それにつながつているすべてのメ
モリ・セルは活性化されない。その第２ワード線
に接続されている多数の第１ワード線の中、唯一
の第１ワード線が選択され、その第１ワード線に
直接されているメモリ・セルのみが活性化され
る。そのため必要なメモリ・セルの情報のみが、
ビツト線に出力され、従来のように不必要なメモ
リ・セルまで活性化せずにすむ。メモリ・セルを
活性化すると、消費電力が増加するが、本発明に
より、一部のメモリ・セルのみ活性化するため低
消費電力のメモリが提供できる。
装置では、１つの第２ワード線が選択されても、
従来と異なり、それにつながつているすべてのメ
モリ・セルは活性化されない。その第２ワード線
に接続されている多数の第１ワード線の中、唯一
の第１ワード線が選択され、その第１ワード線に
直接されているメモリ・セルのみが活性化され
る。そのため必要なメモリ・セルの情報のみが、
ビツト線に出力され、従来のように不必要なメモ
リ・セルまで活性化せずにすむ。メモリ・セルを
活性化すると、消費電力が増加するが、本発明に
より、一部のメモリ・セルのみ活性化するため低
消費電力のメモリが提供できる。
例として、32Kワード×８ビツト構成のスタテ
イツクRAMにおいて、従来では１つのワード線
につながるメモリ・セルの数は、ワード線２分割
方式で256であり、１度に256個のメモリ・セルを
活性化する必要があつた。本発明によれば、第１
ワード線に８個づつのメモリ・セルを接続する事
により、１度に必要な８ビツト分のメモリ・セル
のみが活性化される事になる。すなわち8/256＝
1/32に消費電力を激減できる。このメモリ・セル
周辺で消費される電力は、全メモリチツプ内部で
消費される電力の90％以上をしめるので、本発明
によつて極めて低消費電力のメモリ・チツプの製
造が可能となる。超大規模集積回路の素子数が、
熱の問題で制限される事を考えると、本発明によ
り高集積密度のメモリの製造も可能になる。又、
余つたパワを適正に分配する事により、メモリの
高速化にも寄与する。
イツクRAMにおいて、従来では１つのワード線
につながるメモリ・セルの数は、ワード線２分割
方式で256であり、１度に256個のメモリ・セルを
活性化する必要があつた。本発明によれば、第１
ワード線に８個づつのメモリ・セルを接続する事
により、１度に必要な８ビツト分のメモリ・セル
のみが活性化される事になる。すなわち8/256＝
1/32に消費電力を激減できる。このメモリ・セル
周辺で消費される電力は、全メモリチツプ内部で
消費される電力の90％以上をしめるので、本発明
によつて極めて低消費電力のメモリ・チツプの製
造が可能となる。超大規模集積回路の素子数が、
熱の問題で制限される事を考えると、本発明によ
り高集積密度のメモリの製造も可能になる。又、
余つたパワを適正に分配する事により、メモリの
高速化にも寄与する。
第１図は、従来の半導体記憶装置の構成図、第
２図は、本発明に係る半導体記憶装置の基本構成
図、第３図は、本発明に係る半導体記憶装置の第
１の実施例を示す図、第４図乃至第９図はそれぞ
れ本発明に係る半導体記憶装置の他の実施例を示
す図、第１０図は、本発明に係る半導体記憶装置
を説明するための波形図、第１１図は、本発明に
係る半導体記憶装置のメモリ・セルの一実施例を
示す回路図、第１２図は本発明に係る半導体記憶
装置の一実施例を示す平面図、第１３図は第１２
図においてＡ−A′線に沿つて切断した断面図、
第１４図乃至第１６図はそれぞれ本発明に係る半
導体記憶装置の他の実施例を示す構成図、平面図
及び平面図においてＢ−B′線に沿つて切断した断
面図である。図において、 １WLO〜１WLN……第１ワード線、MCp〜
MCi，MCj〜MCo……メモリ・セル、２WL……
第２ワード線、WA……ワード線中継回路、TRp
〜TRN……スイツチ手段、WLD……ワード線駆
動回路。
２図は、本発明に係る半導体記憶装置の基本構成
図、第３図は、本発明に係る半導体記憶装置の第
１の実施例を示す図、第４図乃至第９図はそれぞ
れ本発明に係る半導体記憶装置の他の実施例を示
す図、第１０図は、本発明に係る半導体記憶装置
を説明するための波形図、第１１図は、本発明に
係る半導体記憶装置のメモリ・セルの一実施例を
示す回路図、第１２図は本発明に係る半導体記憶
装置の一実施例を示す平面図、第１３図は第１２
図においてＡ−A′線に沿つて切断した断面図、
第１４図乃至第１６図はそれぞれ本発明に係る半
導体記憶装置の他の実施例を示す構成図、平面図
及び平面図においてＢ−B′線に沿つて切断した断
面図である。図において、 １WLO〜１WLN……第１ワード線、MCp〜
MCi，MCj〜MCo……メモリ・セル、２WL……
第２ワード線、WA……ワード線中継回路、TRp
〜TRN……スイツチ手段、WLD……ワード線駆
動回路。
Claims (1)
- 【特許請求の範囲】 １ 複数のメモリ・セル群と、この複数のメモ
リ・セル群に接続された複数の第１ワード線と、
この第１ワード線と平行に配置された第２ワード
線と、複数のカラム選択系信号線と、前記第２ワ
ード線とカラム選択系信号線との電位に基づいて
前記第１ワード線の電位を第１または第２論理レ
ベルとしてそれぞれ選択または非選択状態とする
制御回路とを具備し、前記複数の第１ワード線の
少なくとも一つを選択する際の前記第２ワード線
の電位が第２論理レベルであり、前記第１及び第
２ワード線が逆相駆動されることを特徴とする半
導体記憶装置。 ２ 前記第１論理レベルがハイレベルであり、か
つ前記第２論理レベルがローレベルであることを
特徴とする特許請求の範囲第１項記載の半導体記
憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57138573A JPS5930294A (ja) | 1982-08-11 | 1982-08-11 | 半導体記憶装置 |
| US06/517,419 US4618945A (en) | 1982-08-11 | 1983-07-26 | Semiconductor memory device |
| DE19833328042 DE3328042A1 (de) | 1982-08-11 | 1983-08-03 | Halbleiter-speichervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57138573A JPS5930294A (ja) | 1982-08-11 | 1982-08-11 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62122508A Division JPH0719473B2 (ja) | 1987-05-21 | 1987-05-21 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5930294A JPS5930294A (ja) | 1984-02-17 |
| JPS6258077B2 true JPS6258077B2 (ja) | 1987-12-03 |
Family
ID=15225285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57138573A Granted JPS5930294A (ja) | 1982-08-11 | 1982-08-11 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5930294A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5975488A (ja) * | 1982-10-20 | 1984-04-28 | Mitsubishi Electric Corp | 半導体メモリ装置 |
| EP0126784B1 (de) * | 1983-05-25 | 1989-10-04 | Ibm Deutschland Gmbh | Halbleiterspeicher |
| JPS6120292A (ja) * | 1984-07-05 | 1986-01-29 | Toshiba Corp | 半導体記憶装置 |
| JPS61126689A (ja) * | 1984-11-21 | 1986-06-14 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0817035B2 (ja) * | 1988-12-09 | 1996-02-21 | 三菱電機株式会社 | 半導体メモリ装置 |
| US5255224A (en) * | 1991-12-18 | 1993-10-19 | International Business Machines Corporation | Boosted drive system for master/local word line memory architecture |
| JP3780580B2 (ja) * | 1995-10-16 | 2006-05-31 | セイコーエプソン株式会社 | 半導体記憶装置及びそれを用いた電子機器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694576A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Word decoder circuit |
| JPS57105884A (en) * | 1980-12-24 | 1982-07-01 | Fujitsu Ltd | Cmos memory decoder circuit |
| JPS58211393A (ja) * | 1982-06-02 | 1983-12-08 | Mitsubishi Electric Corp | 半導体メモリ装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57114597U (ja) * | 1981-01-08 | 1982-07-15 |
-
1982
- 1982-08-11 JP JP57138573A patent/JPS5930294A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5694576A (en) * | 1979-12-28 | 1981-07-31 | Fujitsu Ltd | Word decoder circuit |
| JPS57105884A (en) * | 1980-12-24 | 1982-07-01 | Fujitsu Ltd | Cmos memory decoder circuit |
| JPS58211393A (ja) * | 1982-06-02 | 1983-12-08 | Mitsubishi Electric Corp | 半導体メモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5930294A (ja) | 1984-02-17 |
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