JPH0719473B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0719473B2 JPH0719473B2 JP62122508A JP12250887A JPH0719473B2 JP H0719473 B2 JPH0719473 B2 JP H0719473B2 JP 62122508 A JP62122508 A JP 62122508A JP 12250887 A JP12250887 A JP 12250887A JP H0719473 B2 JPH0719473 B2 JP H0719473B2
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- cell group
- mosfet
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、記憶装置の低消費電力化に関するもので、特
に、大容量の半導体記憶装置に使用されるものである。
に、大容量の半導体記憶装置に使用されるものである。
従来の記憶装置の構成図を第１図に示す。この図はロー
方向とカラム方向にマトリクス状に配置されたメモリセ
ル群の１つのロー、すなわち１つのワード線に接続され
ているメモリセルのみを抽出したものである。ワード線
WLは、このワード線の駆動回路WLDに接続されており、
このローが選択された場合は、ワード線は例えば5Vにな
り、選択されていない場合は0Vである。選択された場合
は、メモリセルMCo〜MCnに蓄積されていた情報は、ビッ
ト線BLo〜BLnに出力される。出力にBLo〜BLnのどの情
報を送り出すかということはカラム選択回路CDCによっ
て決定する。それぞれのビット線BLo〜BLnには、多数の
メモリセルが接続されているが、その内の１つのメモ
リ。セルのみがワード線によって活性化されているの
で、ビット線上で多数のメモリ。セルの情報が重なって
しまう事はない。
方向とカラム方向にマトリクス状に配置されたメモリセ
ル群の１つのロー、すなわち１つのワード線に接続され
ているメモリセルのみを抽出したものである。ワード線
WLは、このワード線の駆動回路WLDに接続されており、
このローが選択された場合は、ワード線は例えば5Vにな
り、選択されていない場合は0Vである。選択された場合
は、メモリセルMCo〜MCnに蓄積されていた情報は、ビッ
ト線BLo〜BLnに出力される。出力にBLo〜BLnのどの情
報を送り出すかということはカラム選択回路CDCによっ
て決定する。それぞれのビット線BLo〜BLnには、多数の
メモリセルが接続されているが、その内の１つのメモ
リ。セルのみがワード線によって活性化されているの
で、ビット線上で多数のメモリ。セルの情報が重なって
しまう事はない。
第１図に示すようにメモリ。セル群をマトリクス状に配
置する事により、高密度にメモリ。セルを集積すること
が可能となったが、選択されたワード線に接続されたメ
モリセルMCo〜MCnは１度にすべて活性化される。あるメ
モリ。セルが活性化し、そのメモリ・セルに蓄積された
情報をビット線に出力する際に必ず電力を消費する。そ
のため、１つのワード線に接続された最終的に利用され
ない情報を含むメモリ。セルもすべて活性化される従来
の方式では、この部分で多大な電力を消費していた。例
として、相補型MOS構成の半導体集積回路メモリでは、
この部分で、メモリチップ内で消費する全電力の90％以
上を浪費していた。消費電力の問題は発熱の問題となる
ため、従来の方式は、高密度化及び低消費電力化に難が
あった。
置する事により、高密度にメモリ。セルを集積すること
が可能となったが、選択されたワード線に接続されたメ
モリセルMCo〜MCnは１度にすべて活性化される。あるメ
モリ。セルが活性化し、そのメモリ・セルに蓄積された
情報をビット線に出力する際に必ず電力を消費する。そ
のため、１つのワード線に接続された最終的に利用され
ない情報を含むメモリ。セルもすべて活性化される従来
の方式では、この部分で多大な電力を消費していた。例
として、相補型MOS構成の半導体集積回路メモリでは、
この部分で、メモリチップ内で消費する全電力の90％以
上を浪費していた。消費電力の問題は発熱の問題となる
ため、従来の方式は、高密度化及び低消費電力化に難が
あった。
本発明は、従来問題であった消費電力を低減すべくなさ
れたもので、これにより高集積密度で、又、消費電力を
他の部分に適正に配分する事により、拘束の半導体記憶
装置を提供することを目的とするものである。
れたもので、これにより高集積密度で、又、消費電力を
他の部分に適正に配分する事により、拘束の半導体記憶
装置を提供することを目的とするものである。
本発明は、複数のメモリ。セル群に接続された複数個の
第１ワード線と、この複数個の第１ワード線に接続され
た第２ワード線と、この第２ワード線とカラム選択系の
信号によって前記第１ワード線を活性制御する制御手段
とを具備したことを特徴とする半導体記憶装置である。
第１ワード線と、この複数個の第１ワード線に接続され
た第２ワード線と、この第２ワード線とカラム選択系の
信号によって前記第１ワード線を活性制御する制御手段
とを具備したことを特徴とする半導体記憶装置である。
以下、実施例に従って本発明を詳細に説明する。本発明
の基本的な構成例を第２図に示す。第１リード線1WLo〜
1WLnにはそれぞれ比較的少数個のメモリ。セルMCo〜MC
i,MCj〜MC11が接続されている。第２ワード線はロー選
択信号によって駆動されるワード線駆動回路WLDによっ
て、活性化された場合は、例えば、5Vに、活性化されな
かった場合は例えば0Vに駆動される。第２ワード線には
ワード線中継回路WAがあった方が高速化できるが、これ
はなくても良い。第２ワード線と第１ワード線の接続部
には、カラム選択系の信号CSo〜CSnによって制御される
制御手段、例えばトランスファ。ゲートTRo〜TRnが配置
されている。このトランスファ。ゲート部分の具体例を
第３図〜第９図に示す。第３図〜第９図に示すように、
トランスファーゲートはｐチャネル、あるいはｎチャネ
ルのMOSFET Q10〜Q15によって構成されている。これら
の図において、カラム選択信号CDは、第１ワード線1WLi
に接続したメモリセルMCko〜MCkl、又はMCki〜MckMが選
択された時ハイレベルになる信号で、▲▼はCDとハ
イレベル、ローレベルが逆転した逆位相の電位を有する
信号である。信号ψｉは、ワード線を非選択にするため
の信号で、第10図に代表的な信号波形を示す。
の基本的な構成例を第２図に示す。第１リード線1WLo〜
1WLnにはそれぞれ比較的少数個のメモリ。セルMCo〜MC
i,MCj〜MC11が接続されている。第２ワード線はロー選
択信号によって駆動されるワード線駆動回路WLDによっ
て、活性化された場合は、例えば、5Vに、活性化されな
かった場合は例えば0Vに駆動される。第２ワード線には
ワード線中継回路WAがあった方が高速化できるが、これ
はなくても良い。第２ワード線と第１ワード線の接続部
には、カラム選択系の信号CSo〜CSnによって制御される
制御手段、例えばトランスファ。ゲートTRo〜TRnが配置
されている。このトランスファ。ゲート部分の具体例を
第３図〜第９図に示す。第３図〜第９図に示すように、
トランスファーゲートはｐチャネル、あるいはｎチャネ
ルのMOSFET Q10〜Q15によって構成されている。これら
の図において、カラム選択信号CDは、第１ワード線1WLi
に接続したメモリセルMCko〜MCkl、又はMCki〜MckMが選
択された時ハイレベルになる信号で、▲▼はCDとハ
イレベル、ローレベルが逆転した逆位相の電位を有する
信号である。信号ψｉは、ワード線を非選択にするため
の信号で、第10図に代表的な信号波形を示す。
次に、第３図に示す実施例に従い詳細に説明する。第３
図においてメモリ。セルMCko〜MCklをアクセスしたい
時、第２ワード線2WLは、ワード線駆動回路WLDによって
ハイレベルに上がる。又、カラム選択系の信号▲▼
＋ψｉはローレベルに下がる。すると、トランスファゲ
ートを構成するｐチャネルトランジスタQ10はオン状態
になり、第２ワード線の信号を第１ワード線1WLiに伝達
する。その時、第１ワード線非選択用トランジスタQ20
はオフであるため、直流路は形成されない。さて、第１
リード線がハイレベルになると、メモリ。セルMCko〜MC
klが活性化し、それぞれのメモリ。セルに接続されてい
るビット線（図示せず）に蓄積情報を出力する。この実
施例では、第１ワード線1WLiがハイレベルになった時、
メモリ。セルMCko〜MCklが活性化されるが、その逆に、
ローレルで活性化されるメモリ。セルの場合は、ｐチャ
ネル,nチャネルを逆転すると共に、信号波形のハイレベ
ルとローレベルを逆転すれば良い。又、本実施例では第
１ワード線1WLiを駆動するトランジスタQ10,Q20は、こ
の第１ワード線の端についているが、第１ワード線内の
遅延が、第２ワード線の遅延と同程度の時には、第６図
〜第９図に示した様に、第１ワード線の中央で駆動した
方がワード線遅延が少ないこともある。
図においてメモリ。セルMCko〜MCklをアクセスしたい
時、第２ワード線2WLは、ワード線駆動回路WLDによって
ハイレベルに上がる。又、カラム選択系の信号▲▼
＋ψｉはローレベルに下がる。すると、トランスファゲ
ートを構成するｐチャネルトランジスタQ10はオン状態
になり、第２ワード線の信号を第１ワード線1WLiに伝達
する。その時、第１ワード線非選択用トランジスタQ20
はオフであるため、直流路は形成されない。さて、第１
リード線がハイレベルになると、メモリ。セルMCko〜MC
klが活性化し、それぞれのメモリ。セルに接続されてい
るビット線（図示せず）に蓄積情報を出力する。この実
施例では、第１ワード線1WLiがハイレベルになった時、
メモリ。セルMCko〜MCklが活性化されるが、その逆に、
ローレルで活性化されるメモリ。セルの場合は、ｐチャ
ネル,nチャネルを逆転すると共に、信号波形のハイレベ
ルとローレベルを逆転すれば良い。又、本実施例では第
１ワード線1WLiを駆動するトランジスタQ10,Q20は、こ
の第１ワード線の端についているが、第１ワード線内の
遅延が、第２ワード線の遅延と同程度の時には、第６図
〜第９図に示した様に、第１ワード線の中央で駆動した
方がワード線遅延が少ないこともある。
本発明においてたとえ、第２ワード線2WLが選択されて
も、それにつながるすべてのメモリ。セルは活性化され
ず、その第２ワード線に接続されている多数の第１ワー
ド線の中、少数の（普通のは唯一の）第１ワード線が選
択され、その第１ワード線に直接接続されているメモ
リ。セルのみが活性化される点が重要である。
も、それにつながるすべてのメモリ。セルは活性化され
ず、その第２ワード線に接続されている多数の第１ワー
ド線の中、少数の（普通のは唯一の）第１ワード線が選
択され、その第１ワード線に直接接続されているメモ
リ。セルのみが活性化される点が重要である。
さて、メモリ。セルを非選択にするのは、トランジスタ
Q20である。このトランジスタのゲートはメモリ。セル
が非選択に移行する時、ハイレベルになり、従って今ま
で、ハイレベルにあった第１ワード線1WLiをローレベル
に落とし、メモリセルMCko〜MCklの非活性化が実現され
る。
Q20である。このトランジスタのゲートはメモリ。セル
が非選択に移行する時、ハイレベルになり、従って今ま
で、ハイレベルにあった第１ワード線1WLiをローレベル
に落とし、メモリセルMCko〜MCklの非活性化が実現され
る。
第４図に示す実施例も、動作は第３図に示す実施例と同
様である。第５図に示す実施例では、第２ワード線▲
▼が、トランスファ。ゲートQ12のゲートに、カラ
ム選択信号CDが、ソースに入っている。この方が、第２
ワード線から見える全静電容量が少さくなり、従って、
第２ワード線の遅延が少なくなる。本実施例では、第10
図に示すように信号2WLの逆位相▲▼の信号を使
用する。第６図に示す実施例では、トランスファ。ゲー
トQ13はｎチャネルMOSFETで構成されている。このトラ
ンジスタは、エンハンスメント形でも、デプレッション
形でも良いが、エンハンスメント形の場合は、第１ワー
ド線1WLiが、第２ワード線2WLよりも閾値電圧だけ低電
位になってしまうことがないように信号CDをプルアッ
プ。レベルにすることもある。このプルアップレベルは
第10図に点線で示した。デプレッション形を使用した時
は、他の第２ワード線に選択が切り替わった場合、第２
ワード線2WLがローレベルになる為、第１ワード線の電
荷は第２ワード線を通じて、ローレベルに落ちるため、
遅延を少なくすることができる。本実施例は、第１ワー
ド線の駆動回路がすべてｎチャネルMOSFETによって構成
されているため、例えば、メモリセルがｎチャネルMOSF
ETのみによって構成されている場合は、相補型MOSFET独
特のウエルを使用する必要がなく、面積を減少できる。
又、ラッチアップの問題も解決される。第７図に示す実
施例では、第１ワード線非選択用回路が抵抗素子R24で
構成されているもので、抵抗素子R24が他の素子と積層
形成できるため一層の面積低減化が可能である。この抵
抗素子R24は、MOSFETを使用して構成しても良いし、多
結晶シリコン層で構成する事も可能である。トランスフ
ァゲートQ14はｎチャネルエンハンスメント型もしくは
デプレッション型のトランジスタである。トランスファ
ゲートQ14がエンハンスメント型の場合は、第６図に示
した実施例と同様に第１ワード線1WLiが、第２ワード線
よりも閾値電圧だけ低電位にならないように、信号CDを
プルアップレベルにすることもある。この例では、トラ
ンスファゲートがオン，第２のワード線がハイレベルに
なった時、トランスファゲートQ14,抵抗素子R24を通じ
て直流バスが出来るが、これは、全メモリ。チップ中１
カ所であり電力的には全く微少である。又、カラム切り
替え時の第１ワード線のディスチャージは、抵抗素子R
24を通じて行なわれるが、これは、従来からアクセス時
間に比し、ディスチャージ期間がかなり長くとれるの
で、これを考慮する必要はなく、そのため抵抗素子の値
については、第１ワード線のハイレベルの値が、トラン
スファゲートQ14と抵抗素子R24の抵抗比で決定する事を
考慮して決定すればよい。第８図に示す実施例では、第
１ワード線1WLiのディスチャージは主としてトランスフ
ァゲートQ15を通じて行なわれるが、このトランジスタQ
15の閾値電圧分だけは、抵抗素子R25によって行なわれ
る。第９図に示す実施例ではトランスファゲートQ15の
コントロールゲートが第２ワード線▲▼に、ソー
スがカラム選択線CDに接続された例で、ディスチャージ
１部抵抗素子R27によって行なわれる。本実施例では、
第10図に示す信号▲▼の信号を使用する。
様である。第５図に示す実施例では、第２ワード線▲
▼が、トランスファ。ゲートQ12のゲートに、カラ
ム選択信号CDが、ソースに入っている。この方が、第２
ワード線から見える全静電容量が少さくなり、従って、
第２ワード線の遅延が少なくなる。本実施例では、第10
図に示すように信号2WLの逆位相▲▼の信号を使
用する。第６図に示す実施例では、トランスファ。ゲー
トQ13はｎチャネルMOSFETで構成されている。このトラ
ンジスタは、エンハンスメント形でも、デプレッション
形でも良いが、エンハンスメント形の場合は、第１ワー
ド線1WLiが、第２ワード線2WLよりも閾値電圧だけ低電
位になってしまうことがないように信号CDをプルアッ
プ。レベルにすることもある。このプルアップレベルは
第10図に点線で示した。デプレッション形を使用した時
は、他の第２ワード線に選択が切り替わった場合、第２
ワード線2WLがローレベルになる為、第１ワード線の電
荷は第２ワード線を通じて、ローレベルに落ちるため、
遅延を少なくすることができる。本実施例は、第１ワー
ド線の駆動回路がすべてｎチャネルMOSFETによって構成
されているため、例えば、メモリセルがｎチャネルMOSF
ETのみによって構成されている場合は、相補型MOSFET独
特のウエルを使用する必要がなく、面積を減少できる。
又、ラッチアップの問題も解決される。第７図に示す実
施例では、第１ワード線非選択用回路が抵抗素子R24で
構成されているもので、抵抗素子R24が他の素子と積層
形成できるため一層の面積低減化が可能である。この抵
抗素子R24は、MOSFETを使用して構成しても良いし、多
結晶シリコン層で構成する事も可能である。トランスフ
ァゲートQ14はｎチャネルエンハンスメント型もしくは
デプレッション型のトランジスタである。トランスファ
ゲートQ14がエンハンスメント型の場合は、第６図に示
した実施例と同様に第１ワード線1WLiが、第２ワード線
よりも閾値電圧だけ低電位にならないように、信号CDを
プルアップレベルにすることもある。この例では、トラ
ンスファゲートがオン，第２のワード線がハイレベルに
なった時、トランスファゲートQ14,抵抗素子R24を通じ
て直流バスが出来るが、これは、全メモリ。チップ中１
カ所であり電力的には全く微少である。又、カラム切り
替え時の第１ワード線のディスチャージは、抵抗素子R
24を通じて行なわれるが、これは、従来からアクセス時
間に比し、ディスチャージ期間がかなり長くとれるの
で、これを考慮する必要はなく、そのため抵抗素子の値
については、第１ワード線のハイレベルの値が、トラン
スファゲートQ14と抵抗素子R24の抵抗比で決定する事を
考慮して決定すればよい。第８図に示す実施例では、第
１ワード線1WLiのディスチャージは主としてトランスフ
ァゲートQ15を通じて行なわれるが、このトランジスタQ
15の閾値電圧分だけは、抵抗素子R25によって行なわれ
る。第９図に示す実施例ではトランスファゲートQ15の
コントロールゲートが第２ワード線▲▼に、ソー
スがカラム選択線CDに接続された例で、ディスチャージ
１部抵抗素子R27によって行なわれる。本実施例では、
第10図に示す信号▲▼の信号を使用する。
第11図は、スタティックRAMの典型的なメモリ。セルMCk
lの回路図を示すものである。負荷素子110,111はｐチャ
ネルMOSFETでも、高抵抗多結晶シリコンでも良い。負荷
素子110,111をMOSFETで構成する場合は第11図に示すよ
うに、点線によってMOSFET110,111のゲートに接続され
る。第12図は、高抵抗多結晶シリコンメモリ。セル形式
に対する本発明の実施例を示す平面図、第13図がその断
面図である。第12図、第13図において第11図の回路素子
と対応する部分には同一の符号を付す。ここでビット線
BLk1,BLk1は、第12図では図示していないが、第13図に
示すように一般にアルミニウムによって形成されてい
る。また第12図，第13図に示すように、丸で囲んだ点線
はトランジスタ112〜115を示している。第２ワード線2W
Lは第１ワード線1WLの上に第２層多結晶シリコを使用し
て形成している。第２層多結晶シリコンはそれによって
高抵抗負荷110,111も形成するが、部分的に拡散あるい
は第３の低抵抗層（例えばMoSi2層）を積層する事によ
り低抵抗化され、第２ワード線2WLとして十分使用し得
る。これにより、従来に比し、メモリ。セルの面積が全
く増加することなく、低消費電力化可能である。
lの回路図を示すものである。負荷素子110,111はｐチャ
ネルMOSFETでも、高抵抗多結晶シリコンでも良い。負荷
素子110,111をMOSFETで構成する場合は第11図に示すよ
うに、点線によってMOSFET110,111のゲートに接続され
る。第12図は、高抵抗多結晶シリコンメモリ。セル形式
に対する本発明の実施例を示す平面図、第13図がその断
面図である。第12図、第13図において第11図の回路素子
と対応する部分には同一の符号を付す。ここでビット線
BLk1,BLk1は、第12図では図示していないが、第13図に
示すように一般にアルミニウムによって形成されてい
る。また第12図，第13図に示すように、丸で囲んだ点線
はトランジスタ112〜115を示している。第２ワード線2W
Lは第１ワード線1WLの上に第２層多結晶シリコを使用し
て形成している。第２層多結晶シリコンはそれによって
高抵抗負荷110,111も形成するが、部分的に拡散あるい
は第３の低抵抗層（例えばMoSi2層）を積層する事によ
り低抵抗化され、第２ワード線2WLとして十分使用し得
る。これにより、従来に比し、メモリ。セルの面積が全
く増加することなく、低消費電力化可能である。
また第14図に示すように１つの第２ワード線2WLijの面
側に２つの第１ワード線1WLi,1WLjを配置することによ
り、第15図、第16図で示されるように、第２ワード線2W
Lijを２つの第１ワード線1WLi,1WLjで共用する事が出来
る。本実施例では、第２ワード線の抵抗を減少させ、第
２ワード線の遅延を少なくする意味で、第２ワード線を
第16図に示すように広く形成することが望ましい。
側に２つの第１ワード線1WLi,1WLjを配置することによ
り、第15図、第16図で示されるように、第２ワード線2W
Lijを２つの第１ワード線1WLi,1WLjで共用する事が出来
る。本実施例では、第２ワード線の抵抗を減少させ、第
２ワード線の遅延を少なくする意味で、第２ワード線を
第16図に示すように広く形成することが望ましい。
以上の説明では第２ワード線を多結晶シリコンによって
形成した場合を示したがこれに限定されるものではなく
第２層目のアルミニウム層によって第２ワード線を形成
してもよい。この場合、多結晶シリコンによって形成し
た場合に比べ、第１ワード線からさらに離間しているた
め、容量が減少し、またアルミニウムは比抵抗も低いた
めさらに遅延時間が短縮する利点を有している。
形成した場合を示したがこれに限定されるものではなく
第２層目のアルミニウム層によって第２ワード線を形成
してもよい。この場合、多結晶シリコンによって形成し
た場合に比べ、第１ワード線からさらに離間しているた
め、容量が減少し、またアルミニウムは比抵抗も低いた
めさらに遅延時間が短縮する利点を有している。
〔発明の効果〕 以上、説明したように本発明に係る半導体記憶装置で
は、１つの第２ワード線が選択されても、従来と異な
り、それにつながっているすべてのメモリ・セルは活性
化されない。その第２ワード線に接続されている多数の
第１ワード線の中、唯一の第１ワード線が選択され、そ
の第１ワード線に直接されているメモリ。セルのみが活
性化される。そのため必要なメモリ。セルの情報のみ
が、ピット線に出力され、従来のように不必要なメモ
リ。セルまで活性化せずにすむ。メモリ。セルを活性化
すると、消費電力が増加するが、本発明により、一部の
メモリ。セルのみ活性化するため低消費力のメモリが提
供できる。
は、１つの第２ワード線が選択されても、従来と異な
り、それにつながっているすべてのメモリ・セルは活性
化されない。その第２ワード線に接続されている多数の
第１ワード線の中、唯一の第１ワード線が選択され、そ
の第１ワード線に直接されているメモリ。セルのみが活
性化される。そのため必要なメモリ。セルの情報のみ
が、ピット線に出力され、従来のように不必要なメモ
リ。セルまで活性化せずにすむ。メモリ。セルを活性化
すると、消費電力が増加するが、本発明により、一部の
メモリ。セルのみ活性化するため低消費力のメモリが提
供できる。
例として、32Kワード×８ビット構成のスタテイックRAM
において、従来では１つのワード線につながるメモリ。
セルの数は、ワード線２分割方式で256であり、１度に2
56個のメモリ。セルを活性化する必要があった。本発明
によれば、第１ワード線に８個づつのメモリ。セルを接
続する事により、１度に必要な８ビット分のメモリ。セ
ルのみが活性化される事になる。すなわち8/256＝1/32
に消費電力を激減できる。このメモリ。セル周辺で消費
される電力は、全メモリチップ内部で消費される電力の
90％以上をしめるので、本発明によって極めて低消費電
力のメモリ。チップの製造が可能となる。超大規模集積
回路の素子数が、熱の問題で制限される事を考えると、
本発明により高集積密度のメモリの製造も可能になる。
又、余ったパワーを適正に分配する事により、メモリの
高速化にも寄与する。
において、従来では１つのワード線につながるメモリ。
セルの数は、ワード線２分割方式で256であり、１度に2
56個のメモリ。セルを活性化する必要があった。本発明
によれば、第１ワード線に８個づつのメモリ。セルを接
続する事により、１度に必要な８ビット分のメモリ。セ
ルのみが活性化される事になる。すなわち8/256＝1/32
に消費電力を激減できる。このメモリ。セル周辺で消費
される電力は、全メモリチップ内部で消費される電力の
90％以上をしめるので、本発明によって極めて低消費電
力のメモリ。チップの製造が可能となる。超大規模集積
回路の素子数が、熱の問題で制限される事を考えると、
本発明により高集積密度のメモリの製造も可能になる。
又、余ったパワーを適正に分配する事により、メモリの
高速化にも寄与する。
第１図は、従来の半導体記憶装置の構成図、第２図は、
本発明に係る半導体記憶装置の基本構成図、第３図は、
本発明に係る半導体記憶装置の第１の実施例を示す図、
第４図乃至第９図はそれぞれ本発明に係る半導体記憶装
置の他の実施例を示す図、第10図は、本発明に係る半導
体記憶装置を説明するための波形図、第11図は、本発明
に係る半導体記憶装置のメモリ。セルの一実施例を示す
回路図、第12図は本発明に係る半導体記憶装置の一実施
例を示す平面図、第13図は第12図においてＡ−Ａ′線に
沿って切断した断面図、第14図乃至第16図はそれぞれ本
発明に係る半導体記憶装置の他の実施例を示す構成図、
平面図及平面図においてＢ−Ｂ′線に沿って切断した断
面図である。図において、 1WLo〜1WLn……第１ワード線、 MCo〜MCi,MCj〜MCn……メモリ。セル、 TRo〜TRn……スイッチ手段、 WLD……ワード線駆動回路。
本発明に係る半導体記憶装置の基本構成図、第３図は、
本発明に係る半導体記憶装置の第１の実施例を示す図、
第４図乃至第９図はそれぞれ本発明に係る半導体記憶装
置の他の実施例を示す図、第10図は、本発明に係る半導
体記憶装置を説明するための波形図、第11図は、本発明
に係る半導体記憶装置のメモリ。セルの一実施例を示す
回路図、第12図は本発明に係る半導体記憶装置の一実施
例を示す平面図、第13図は第12図においてＡ−Ａ′線に
沿って切断した断面図、第14図乃至第16図はそれぞれ本
発明に係る半導体記憶装置の他の実施例を示す構成図、
平面図及平面図においてＢ−Ｂ′線に沿って切断した断
面図である。図において、 1WLo〜1WLn……第１ワード線、 MCo〜MCi,MCj〜MCn……メモリ。セル、 TRo〜TRn……スイッチ手段、 WLD……ワード線駆動回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−211393（ＪＰ，Ａ) 特開 昭57−105884（ＪＰ，Ａ) 特開 昭57−3289（ＪＰ，Ａ)
Claims (9)
- 【請求項１】ｍ（ｍは自然数）個のメモリセルから成る
第１のメモリセル群と、 ｎ（ｎは自然数）個のメモリセルから成る第２メモリセ
ル群と、 前記第１メモリセル群の各メモリセルに対応したｍ本の
第１ビット線と、 前記第２メモリセル群の各メモリセルに対応したｎ本の
第２ビット線と、 前記第１メモリセル群に接続された第１の第１ワード線
と、 前記第２メモリセル群に接続された第２の第１ワード線
と、 前記第１の第１ワード線にソース及びドレインの内の何
れか一方が接続された第１のMOSFETと、 前記第２の第１ワード線にソース及びドレインの内の何
れか一方が接続された第２のMOSFETと、 前記第１のMOSFETのソース及びドレインの内の残る一方
が接続された第１カラム選択系信号線と、 前記第２のMOSFETのソース及びドレインの内の残る一方
が接続された第２カラム選択系信号線と、 前記第１のMOSFETのゲート及び第２のMOSFETのゲートが
接続された第２ワード線と、 前記第２ワード線を選択するデコーダとを有し、 前記第２ワード線が選択され、かつ、前記第１カラム選
択系信号線が選択されている場合には、前記第１メモリ
セル群が活性化され 前記第２ワード線が選択され、かつ、前記第２カラム選
択系信号線が選択されている場合には、前記第２メモリ
セル群が活性化される事を特徴とする半導体記憶装置。 - 【請求項２】ｍ（ｍは自然数）個のメモリセルから成る
第１メモリセル群と、 ｎ（ｎは自然数）個のメモリセルから成る第２メモリセ
ル群と、 前記第１メモリセル群の各メモリセルに対応したｍ本の
第１ビット線と、 前記第２メモリセル群の各メモリセルに対応したｎ本の
第２ビット線と、 前記第１メモリセル群に接続された第１の第１ワード線
と、 前記第２メモリセル群に接続された第２の第１ワード線
と、 前記第１の第１ワード線にソース及びドレインの内の何
れか一方が接続された第１のMOSFETと、 前記第２の第１ワード線にソース及びドレインの内の何
れか一方が接続された第２のMOSFETと、 前記第１のMOSFETのゲートが接続された第１カラム選択
系信号線と、 前記第２のMOSFETのゲートが接続された第２カラム選択
系信号線と、 前記第１のMOSFETのソース及びドレイン内の残る一方及
び、前記第２のMOSFETのソース及びドレイの内の残る一
方が接続された第２ワード線と、 前記第２ワード線を選択するデコーダとを有し、 前記第２ワード線が選択され、かつ、前記第１カラム選
択系信号線が選択されている場合には、前記第１メモリ
セル群が活性化され、 前記第２ワード線が選択され、かつ、前記第２カラム選
択系信号線が選択されている場合には、前記第２メモリ
セル群が活性化される事を特徴とする半導体記憶装置。 - 【請求項３】前記第１、第２の第１ワード線は、MOSFET
を介して基準電位に接続されている事を特徴とする請求
項（１）乃至（２）記載の半導体記憶装置。 - 【請求項４】前記第１、第２の第１ワード線は、抵抗を
介して基準電位に接続されている事を特徴とする請求項
（１）乃至（２）記載の半導体記憶装置。 - 【請求項５】前記第２ワード線は、前記第１、第２の第
１ワード線に、絶縁層を介して積層された部分を有する
事を特徴とする請求項（１）乃至（４）記載の半導体記
憶装置。 - 【請求項６】前記第２ワード線の材料の抵抗率は、前記
第１、第２のワード線の材料の抵抗率より小さい事を特
徴とする請求項（５）記載の半導体記憶装置。 - 【請求項７】前記第１、第２の第１ワード線が多結晶シ
リコン層で形成され、前記第２ワード線がアルミ層で形
成されたものである事を特徴とする請求項（６）記載の
半導体記憶装置。 - 【請求項８】前記第２ワード線が多結晶シリコン層に低
抵抗層を積層して形成されている事を特徴とする請求項
（６）記載の半導体記憶装置。 - 【請求項９】前記第１の第１ワード線及びその第１ワー
ド線に接続された第１メモリセル群の容量が、前記第２
の第１ワード線及びその第１ワード線に接続された第２
メモリセル群の容量とほぼ等しい事を特徴とする請求項
（１）乃至（４）記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62122508A JPH0719473B2 (ja) | 1987-05-21 | 1987-05-21 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62122508A JPH0719473B2 (ja) | 1987-05-21 | 1987-05-21 | 半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57138573A Division JPS5930294A (ja) | 1982-08-11 | 1982-08-11 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6326890A JPS6326890A (ja) | 1988-02-04 |
| JPH0719473B2 true JPH0719473B2 (ja) | 1995-03-06 |
Family
ID=14837583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62122508A Expired - Lifetime JPH0719473B2 (ja) | 1987-05-21 | 1987-05-21 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0719473B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55122290A (en) * | 1979-03-09 | 1980-09-19 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPS5619584A (en) * | 1979-07-24 | 1981-02-24 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor memory |
| JPS573289A (en) * | 1980-06-04 | 1982-01-08 | Hitachi Ltd | Semiconductor storing circuit device |
| JPS6042554B2 (ja) * | 1980-12-24 | 1985-09-24 | 富士通株式会社 | Ｃｍｏｓメモリデコ−ダ回路 |
| JPS593785A (ja) * | 1982-06-30 | 1984-01-10 | Fujitsu Ltd | 半導体メモリ |
-
1987
- 1987-05-21 JP JP62122508A patent/JPH0719473B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6326890A (ja) | 1988-02-04 |
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