KR100395260B1 - 반도체장치 - Google Patents

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이토기요오
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가부시끼가이샤 히다치 세이사꾸쇼
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Abstract

저전압에서 동작하는 반도체집적회로에 관한 것으로서, 스테이틱 메모리 또는 스테이틱 메모리를 내장하는 반도체장치에 있어서 MOS트랜지스터로 이루어지는 스테이틱 메모리셀의 저전압동작에 수반되는 서브스레쉬홀드전류의 증가와 전압마진 등의 저하를 억제하기 위해, 2개의 부하 MOS트랜지스터, 2개의 구동 MOS트랜지스터 및 2개의 전송 MOS트랜지스터로 각각 구성되는 복수의 스테이틱 메모리셀; 복수의 스테이틱 메모리셀에 결합된 복수의 워드선 및; 복수의 스테이틱 메모리셀에 결합된 복수의 데이타선을 포함하고, 워드선이 비선택일 때에는 부전압으로 설정되고, 전송 MOS트랜지스터의 임계전압은 구동 MOS트랜지스터의 임계전압보다 작은 구성으로 하였다.
이와 같은 구성으로 하는 것에 의해, 저전압동작에서도 소비전류를 증가시키지 않고 전압마진이 넓은 고속 스테이틱 메모리셀을 내장한 반도체장치를 실현할 수 있다는 효과가 얻어진다.

Description

반도체장치{SEMICONDUCTOR DEVICE}

본 발명은 저전압에서 동작하는 반도체집적회로, 특히 MIS트랜지스터 또는 MOS트랜지스터(이하, 간단히 MOS 또는 MOS트랜지스터라고 한다)에 의해 구성된 스테이틱 메모리셀을 메모리셀로 하는 반도체집적회로에 관한 것으로서, 특히 스테이틱 메모리(스테이틱 랜덤 액세스메모리)의 고속, 저전력에 적합한 회로에 관한 것이다.

게이트 절연막을 갖는 전계효과 트랜지스터의 일종인 MOS트랜지스터는 미세화됨에 따라서 그 내압이 저하하므로 그 동작전압을 낮게 해야만 한다. 이 경우에도 고속동작을 유지하기 위해서는 동작전압의 저하에 맞추어서 MOS트랜지스터의 임계전압(VT)을 저하시킬 필요가 있다. 동작속도는 MOS트랜지스터의 실효 게이트전압 즉 동작전압에서 VT를 뺀 값으로 지배되고 이 값이 클수록 고속이기 때문이다. 그러나, 일반적으로 VT를 0. 4V정도 이하로 하면 잘 알려져 있는 바와 같이 본래는 차단될 MOS트랜지스터에는 VT의 저하와 함께 지수함수적으로 증가하는 서브스레쉬홀드전류라 하는 직류전류가 흐른다. 이 때문에 다수의 MOS트랜지스터로 구성되는 반도체집적회로에는 그것이 CMOS회로라 하더라도 직류전류가 현저히 증가해 버린다. 따라서, 고속, 저전력, 저전압동작이 중요한 금후의 반도체장치에서는 본질적인 문제로 된다. 즉, 서브스레쉬홀드전류가 발생하여 칩전체로서 큰 직류전류로 되어 버리기 때문이다. 이 때문에 메모리셀내의 트랜지스터 특히 교차결합된트랜지스터의 VT는0. 4V정도 이하로 하는 것은 불가능하다. 그러나, 그것에서는 동작전압의 저하와 함께 더욱더 실효 게이트전압이 낮아진다. 이 때문에 메모리셀의 동작여유도(마진)는 좁아지고, 동작속도는 저하하거나 또는 VT의 제조편차의 영향을 받기 쉽게 된다.

도 2는 상술한 문제점을 또 설명하기 위해 종래 기술의 메모리셀과 파형도를 도시한 것이다.

메모리셀로서 CMOS형의 스테이틱 메모리(SRAM)를 예로 든다. 우선 메모리셀이 비선택상태 즉 워드선 WL이 0V와 같은 로우레벨이고 셀내의 기억노드 N2가 전원전압 Vcc와 동일한 1V와 같은 하이레벨이고 다른 기억노드 N1이 0V와 같은 로우레벨인 정보를 기억하고 있는 경우를 고려해 본다. 종래에는 메모리셀의 모든 트랜지스터의 VT는 0. 4V이상이므로 N채널 MOS트랜지스터 QS2및 P채널 MOS트랜지스터 QC1은 모두 비도통이다. 이것은 QS2와 QC1에서는 게이트와 소오스간 전압이 0V인 것에 기인한다. 따라서, Vcc를 통해서 흐르는 젼류는 무시할 수 있다. 이것이 SRAM이 저전력인 이유이다. 이 메모리셀의 전압마진은 Vcc-VT가 작아질수록 작아진다. 따라서, Vcc를 낮게 해 갈수록 VT도 낮게 하지 않으면 안되지만, VT를 0.4V이하로 저하시켜 가면 본래 비도통이어야 할 2개의 트랜지스터 QS2, QC1에 서브스레쉬홀드전류가 흐르기 시작하고 VT의 저하와 함께 지수함수적으로 증가하게 된다. 일반적으로 VT는 제조프로세스의 변동에 의해 변화하고 또 서브스레쉬홀드전류는 고온으로 될수록 증가하므로, VT변화(편차)나 접합온도상승을 고려하면 이 전류는 최악조건에서는 더욱 커진다. 칩내의 모든 메모리셀에 이 전류가 흐르므로 128K비트정도의 SRAM에서도 합계 10㎃정도 이상의 전류가 흐르는 경우도 있다. 이 전류는 셀어레이 전체의 데이타유지전류이기도 하다. 서브스레쉬홀드전류가 실질적으로 생기지 않도록 비교적 큰 임계전압으로 된 MOS트랜지스터를 사용한 통상의 SRAM의 데이타유지전류는 10㎂ 이하로 할 수 있는 것을 고려하면 이것은 큰 문제이다. 따라서, 전류의 점에서 VT는 0. 4V정도 이상과 같은 비교적 큰 값으로 설정하지 않으면 안된다. 여기서, VT를 예를 들면 0. 5V로 고정시킨 상태에서 Vcc를 저하시키는 경우를 고려해 본다. Vcc를 저하시키고자 하는 요구는 MOS트랜지스터의 저내압화로부터의 요구 이외에 저전력화로부터의 요구 또는 1개의 전지로 구동하고자 하는 요구에서 생긴다. 예를 들면, MOS트랜지스터의 미세화의 정도가 그 채널길이가 0. 5㎛이하이거나 그 게이트 절연막의 막두께가 6㎚이하 등으로 되면 외부전원전압 Vcc를 1.5∼1.0V정도까지 저전압으로 해도 트랜지스터는 충분히 고속동작하므로, 저전력화를 우선으로 해서 이 정도까지 Vcc를 저하시킬 수 있다. 그러나, Vcc를 저하시키면 메모리셀의 전압마진이 현저히 저하하게 된다. 즉,도통트랜지스터 QS1의 실효 게이트전압은 Vcc-VT이고, Vcc가 VT에 접근하면 이 실효 게이트전압이 작아져 VT의 변화에 대한 변동률이 현저하게 되기 때문이다. 또, 잘 알려져 있는 소프트에러 내성도 저하하고, 메모리셀내의 교차결합된 쌍 트랜지스터(QS1과 QS2, QC1과 QC2)간의 임계전압의 차(소위 오프셋 전압) 등의 등가잡음에 대한 마진도 저하한다.

메모리셀이 선택된 경우에도 VT가 0. 5V로 높고 Vcc가 낮으면 저속으로 되거나 동작마진이 저하한다. 워드선 WL에 예를 들면 1V의 Vcc가 인가되면 QT1과 QS1은 도통하고 거기에 흐르는 전류와 데이타선 DL에 접속된 부하저항(실제로는 MOS트랜지스터로 구성)에 의해서 DL에 미소전압의 변화(0. 2V)가 나타난다. 한편, QS2는 그 게이트전압이 VT보다 충분히 낮으므로 비도통이고 이 때문에 다른 데이타선/DL에는 전압변화는 나타나지 않는다. 이 데이타쌍선 간의 전압극성에 의해 메모리셀의 기억정보가 변별되고 리드가 실행된다. 여기서, DL에 나타나는 전압변화가 클수록 안정하게 변별되지만, 이를 위해서는 가능한한 크고 또한 일정한 전류가 QS1, QT1을 통해서 흐를 필요가 있다. 이 전류는 QS1과 QT1의 각각의 실효 게이트전압이 거의 동일하고 Vcc-VT이므로, 상술한 바와 같이 Vcc의 저하와 함께 전류는 작아지고 또 VT의 변화의 영향을 강하게 받게 된다.

이상에서 종래의 회로와 구동방식에서는 Vcc의 저하와 함께 현저히 직류전류가 증가하거나 메모리셀의 동작속도가 저하, 변동하거나 또는 동작마진이 저하해 버린다. 따라서, SRAM칩 또는 SRAM을 내장한 예를 들면 마이크로 프로세서칩 등의 성능도 Vcc의 저하와 함께 현저히 열화해 버린다.

본 발명의 목적은 스테이틱 메모리 또는 스테이틱 메모리를 내장하는 반도체장치에 있어서 MOS트랜지스터로 이루어지는 스테이틱 메모리셀의 저전압동작에 수반되는 서브스레쉬홀드전류의 증가와 전압마진 등의 저하를 억제하는 것이다.

도 1은 스테이틱 메모리셀의 급전선전압을 제어하는 본 발명의 개념을 도시한 도면,

도 2는 종래의 스테이틱 메모리셀과 그 동작파형도,

도 3은 스테이틱 메모리셀 어레이에 적용한 실시예,

도 4는 도 3의 리드동작 타이밍도,

도 5는 도 3의 라이트동작 타이밍도,

도 6은 스테이틱 메모리셀 어레이에 적용한 실시예,

도 7은 스테이틱 메모리셀 어레이에 적용한 실시예,

도 8은 급전용 전원회로를 공유한 실시예,

도 9는 스테이틱 메모리셀 어레이에 적용한 실시예,

도 10은 도 9의 리드동작 타이밍도,

도 11은 도 9의 라이트동작 타이밍도,

도 12는 급전선의 전압강하방지회로도,

도 13은 급전선과 워드선을 직교시킨 실시예,

도 14는 외부 2전원칩으로의 적용예,

도 15는 외부 단일전원칩으로의 적용예,

도 16은 급전선의 구동방식의 실시예,

도 17은 본 발명의 실시예의 단면도,

도 18은 본 발명의 다른 실시예의 단면도,

도 19는 본 발명의 다른 실시예의 단면도,

도 20은 본 발명의 다른 실시예의 단면도,

도 21은 분할된 메모리셀 어레이에 적용된 실시예,

도 22는 도 21의 메모리셀 내부회로의 실시예,

도 23은 도 22의 메모리셀의 실시예의 특성도,

도 24는 분할된 급전선의 구동방식의 실시예.

[부호의 설명]

QC1, QC2, QT1, QT2, QS1, QS2…메모리셀내 트랜지스터,

N1, N2…메모리셀내 기억노드,

DL, /DL, DL11, /DL11, DL12, /DL12…데이타선,

WL1, WL2, WL11, WL12, WLn1, WLn2…워드선,

PL1, PL2, PL′1, PL′m, PL11, PL12, PLn1, PLn2…급전선,

PLC…공통급전선, MC, MC1∼MC4…메모리셀, VSS…기준전위, VCC…전원전압, VCH…전원전압 또는 승압전원전압, QP1, QP2, QP, Q′P1…스위치 트랜지스터, CE…칩활성화 신호, PC…프리챠지회로, ΦP, /Φ′P, ΦP1, ΦP2, Φ′P1…프리챠지 신호, AMP… 앰프, SP, SN…앰프구동선, QEQ…평형용 트랜지스터, ΦR1, ΦR2…리드선택기호, ΦW1, ΦW2…라이트선택기호, ΦRW1…리드/라이트선택기호, AX, AY…행 및 열 어드레스, Din, Dout…데이타입력 및 데이타출력, /WE…라이트 제어신호, QR1, QR2…리드 트랜지스터, QW1, QW2…라이트 트랜지스터, SPG…앰프구동회로, XDEC, DRV…행디코더 및 드라이버, YDEC, DRV…열디코더 및 드라이버, I/O, /I/O…데이타 입출력선, RWC…리드/라이트 제어회로, RWB…리드/라이트 버퍼회로, QL1, QL2, QL3, QL4…내부전압제어 트랜지스터, ΦX1, ΦXn…급전선 선택신호, INTF…칩의 입출력 인터페이스회로, CORE…칩의 주요회로, VDC…내장강압회로, Vcc1, Vcc2…전원전압, VC1, VC2, VC3…전압변환회로, PCG…프리챠지신호 발생회로, LCA, LCB…레벨 컨버터, RX1, RX2…제어선, GL1, GLn…글로벌 워드선, ΦRY1…열 리드 선택신호, ΦWY1, /ΦWY1… 열라이트 선택신호, QPL1, QPL2…스위치 트랜지스터, VWB…워드선 바이어스전압, MA1, MA2…메모리 어레이, Φsr1, Φsr2…메모리 어레이 선택신호, Φsp1, Φsp2…메모리 어레이 선택신호, TC1, TC2…타이밍 제어회로, GA11, GAn1, GA12, GAn2…NAND게이트.

상기 목적은 게이트와 소오스의 각각의 전압이 동일하더라도 드레인과 소오스 간에 실질적으로 전류가 흐르지 않는 MOS트랜지스터가 교차결합된 스테이틱 메모리셀에 있어서, 비선택상태에 있는 메모리셀내의 2개의 기억노드의 전압차가 상기 메모리셀이 선택되고 데이타쌍선에서 상기 메모리셀의 상기 기억노드에 라이트정보에 대응한 전압이 인가되었을 때의 상기 2개의 기억노드의 전압차보다 커지도록 이 메모리셀의 적어도 1개의 급전선의 전압을 제어하는 것에 의해서 실현된다. 이것에 의해, 메모리셀의 선택시의 주요 전원전압이 낮아도 메모리셀내의 2개의 기억노드간 전압은 충분히 높게 취할 수 있으므로, 메모리셀은 저전력이고 또한 동작마진이 넓어 안정동작이 가능하게 된다.

이하, 도면을 참조해서 본 발명의 실시예를 설명한다.

도 1의 (a)∼도 1의 (c)는 본 발명의 1실시예를 도시한 도면이다. 도 1의(a)는 셀마다 회로의 동작전위점 VCH와 메모리셀의 접속을 제어하는 수단인 트랜지스터 QP를 부가한 예를 도시한 것이고, 도 1의 (b)는 행마다 Qp를 부가한 예, 도 1의 (c)는 모든 셀에서 Qp를 공유하는 예를 도시한 것이다.

간단화를 위해 메모리셀내의 모든 트랜지스터의 임계전압 VT는 0. 5V로 한다. 따라서, 게이트와 소오스의 전압이 거의 동일하지 않으면 트랜지스터에는 서브스레쉬홀드전류는 흐르지 않는다. 도 1의 (a)는 가장 기본으로 되는 본 발명의 개념도이다. 메모리셀 MC의 고전위측의 급전노드인 P채널 MOS QC1, QC2의 공통 소오스와 전원 VCH사이에 스위치 기능을 하는 P채널 MOS Qp가 메모리셀에 대해서 삽입된다. 메모리셀 MC의 저전위측의 급전노드인 N채널 MOS QS1, QS2의 공통 소오스는 기준전위 VSS(통상은 접지전위0V)에 접속되어 있다. 여기서 예시한 메모리셀 MC는 게이트와 드레인이 서로 교차결합된 MOS트랜지스터로 구성된 스테이틱 메모리셀이다. 또, 상세하게는 QC1과 QS1로 이루어지는 인버터 및 QC2와 QS2로 이루어지는 인버터가 있고, 한쪽의 인버터의 출력이 다른쪽의 인버터의 입력에 각각 접속된 기억셀과 기억노드 N1, N2에 각각 그의 한쪽 끝이 접속된 전송 MOS트랜지스터 QT1, QT2로 이루어진다. 이 메모리셀 MC의 동작환경은 외부에서 공급되는 전압 Vcc의 전원은 충분히 전류공급능력이 높은 전원인 것으로 하고, Vcc보다 전압이 높은 VCH의 전원은 전류공급능력이 낮은 전원으로 한다. 전류공급능력이 낮은 전원에서는 그 공급능력 이상의 전류가 흐르면 일시적으로 전원의 전압이 저하한다는 문제가 있다.

메모리셀에 데이타쌍선에서 데이타를 라이트하는 경우에는 QP를 비도통으로 한 상태에서 통상 쌍선의 한쪽에는 Vcc를, 다른쪽에는 0을 인가한다. 이 때, 워드선 전압을 Vcc로 하면 기억노드 N1, N2중의 어느 한쪽에는 QT1또는 QT2의 VT만큼 강하한 Vcc-VT가, 또 다른쪽에는 0이 입력된다. 그러나, 이 상태에서는 기억전압(노드 N1과 N2의 차전압)은 Vcc-VT로 되고, 예를 들면 Vcc=1V, VT=0. 5V에서는 0. 5V로 되어 너무 낮다. 그래서, 라이트한 후 즉 워드선 전압을 오프로 한 후에 QP를 도통시키고 공통 소오스에 충분히 높은 VCH(예를 들면 2V)를 인가한다. 그러면, 메모리셀내의 교차결합 트랜지스터는 차동앰프로서 작용하도록 활성화되고, 그 결과로서 N1, N2중의 어느 한쪽은 VCH까지 충전되고 다른쪽은 0으로 된다. 결국 기억전압은 Vcc-VT에서 VCH로 높아진다. QP를 도통으로 하는 타이밍은 워드선 선택 타이밍과 일치되지 않아도 좋지만, 전류공급능력이 약한 전원 VCH에서 메모리셀을 거쳐서 데이타선 DL, /DL에 불필요한 전류가 흐르지 않도록 하기 위해서는 워드선 전압을 오프한 후의 타이밍으로 되는 것이 바람직하다. 또한, 워드선을 오프하고나서 QP를 도통시킬 때까지의 기간에 있어서의 노드 N1, N2의 라이트 데이타는 노드 N1, N2의 각각이 갖는 기생용량에 의해서 유지되게 된다. 상기와 같이메모리셀을 활성화시킨 후의 데이타유지기간이나 대기시에는 QP를 온으로 해서 메모리셀에 VCH를 계속 급전하면 이 동안의 메모리셀의 동작마진은 확대된다. 또, 메모리셀의 리드시에도 동작은 고속, 안정하다. QS1또는 QS2의 전류구동능력이 게이트전압이 높아진 분만큼 향상하기 때문이다. 이와 같이 라이트는 QP를 비도통으로 한 상태에서 실행할 수 있으므로 어떠한 라이트 데이타에서도 메모리셀내는 다이나믹 동작으로 되어 저전력이고 고속인 라이트가 가능하다. 만약 QP가 없고 메모리셀에 직접 VCH가 접속되어 있거나 라이트 도중에 QP를 도통시키거나 하면 그때까지 축적되어 있던 기억정보를 반전시키는 라이트인 경우에 QP를 통해서 장시간 전류가 흘러 고전력으로 되거나 반전시키기 어렵게 된다는 등의 불합리가 발생한다.

도 1의 (b)는 복수의 메모리셀에서 QP를 공유한 실시예로서, 트랜지스터수가 적어지는 분만큼 메모리셀은 소형으로 된다. 여기서, MC1에 상술한 바와 같이 QP1을 비도통으로 한 상태에서 라이트하면, 데이타쌍선에서 MC1의 예를 들면 QC1의 게이트에 0, QC2의 게이트에는 Vcc-VT(0. 5V)가 강제적으로 부가된다. 이 때문에, QC1이 도통하여 그때까지 공통급전선PL1의 기생용량에 충전되어 있던 VCH는 Vcc-VT까지 방전한다. 이 때, 동일한 워드선 WL1상의 메모리셀 MC2는 실질적으로는 리드동작이 실행되고 있지만, 상술한 PL1의 전압저하에 의해 MC2의 기억정보가 파괴되는 일은 없다. MC2의 기억전압도 그때까지의 VCH에서 PL1의 전압인 Vcc-VT로 저하할 뿐이다. 메모리셀 내의 차동앰프의 감도는 쌍으로 되는 트랜지스터의 오프셋전압 등에 의해 결정되고 그것은 예를 들면 0. 2V정도 이하이고, Vcc-VT가 이 감도 이상이므로 정보는 파괴되지 않는다. 즉 라이트 종료 후에 QP1을 온으로 해서 PL1에 재차 VCH를 부가하면, MC2의 기억전압도 MC1과 마찬가지로 VCH로 된다. 이 실시예에서는 선택된 워드선에 대응하는 급전선 1개만을 VCH로 충전하면 좋다. 그 밖의 다수의 급전선(PL2등)은 VCH상태이므로, 대응하는 충전 트랜지스터(QP2) 등을 온으로 해도 충전동작은 일어나지 않는다. 즉, 급전선의 충전은 국소화되어 저전력화된다.

도 1의 (c)는 충전 트랜지스터 QP를 모든 메모리셀에서 공유한 실시예로서 집적도는 상술한 예보다 향상한다. 그러나, 이 경우에는 비선택의 워드선측의 메모리셀의 급전선을 포함한 모든 급전선의 전압이 강하해 버리므로, 그들을 VCH까지 충전하기 위한 충방전전력이 증가하거나 저속으로 될 가능성이 있으므로 주의를 요한다. 또한, 워드선에 대해서 인접하는 급전선을 공통화하면 메모리셀의 면적을 작게 할 수 있다. 예를 들면 도 1의 (b)에 있어서, PL1과 PL2를 공통인 1개의 급전선으로 하고 이것을 1개의 트랜지스터로 제어하면, 실효적으로 메모리셀의 배선수가 감소하기 때문이다.

또한, SRAM의 메모리셀의 고전위측의 급전노드에 스위치 MOS트랜지스터를 마련하는 회로구성은 일본국 특허공개공보 소화60-38796호나 일본국 특허공개공보 평성2-108297호에 기재되어 있지만, 스위치 MOS를 거쳐서 접속되는 전위는 장치에 공급되는 전원전위로서 본 발명과는 그 사상이 전혀 다른 것이다.

이하에서는 주로 도 1의 (b)를 예로 들어 라이트동작 뿐만 아니라 리드동작을 포함해서 더욱 구체적인 실시예를 설명한다.

도 3은 본 발명에 의한 실시예의 회로도이고, 도 4는 리드시의 타이밍도, 도 5는 라이트시의 타이밍도이다.

메모리셀로서 P채널 MOS트랜지스터와 N채널 MOS트랜지스터로 이루어지는 플립플롭형의 셀을 예로 들고 셀 내의 모든 트랜지스터의 임계전압VT는 서브스레쉬홀드전류를 거의 무시할 수 있을 정도로 높은 값 예를 들면 0. 5V로 한다. 또, 간단화를 위해 4비트의 셀어레이를 예로 들고, 전지구동에 의해 SRAM의 Vcc단일전원구동을 전제로 해서 Vcc=1V, VCH=2V로 가정하고 있다. 본 발명의 특징은

[1] 셀급전선(PL1및 PL2)의 전압을 셀의 동작 타이밍에 따라서 전환하는 것에 있다. 즉, 셀이 비선택시의 정보유지전압(도 3에서는 2V)은 셀의 급전선에서 인가되는 전압에 의해 결정되고, 그 크기는 셀이 선택될 때에 이 셀에 데이타선에서 라이트되는 라이트 전압보다 커지도록 셀의 급전선의 전압이 제어된다.

[2] 데이타선(DL1, /DL1, DL2, /DL2)은 데이타선이 취할 수 있는 최대전압(도 3에서는 Vcc=1V)의 대략 중간전압(Vcc/2=0. 5V)을 기준으로 해서 동작한다. 이것에 의해 데이타선의 충방전전력이 반감된다.

[3] 선택된 워드선의 펄스전압의 진폭이 데이타선이 취할 수 있는 최대전압보다 크다. 워드선에 접속된 선택 트랜지스터의 임계전압 VT의 영향을 없애기 위해 상기 펄스전압의 진폭은 칩내의 승압회로 등에서 데이타선의 상기 최대전압보다 VT이상의 큰 값(VCH)으로 설정된다. 또, 승압된 분만큼 QT1, QT2의 전류구동능력이 향상하고 고속으로 된다.

마이크로 프로세서칩 등에 내장되는 SRAM의 부분 또는 SRAM칩 그 자체(이하, 양자를 일괄해서 SRAM)가 SRAM활성화신호 CE에 의해서 비활성화되어 있는 경우를 고려해 본다. SRAM내의 주요부는 프리챠지신호ΦP에 의해서 프리챠지상태로 되어 있다. 예를 들면 셀의 급전선(PL1, PL2)은 외부전원전압(Vcc)를 기본으로 해서 칩내부에서 충분히 승압된 전압VCH로 프리챠지되어 있다. 셀내의 미소한 리크(누설)전류에 의한 셀내의 기억전압의 저하는 P-MOS QP1, QP2로부터의 보상전류에 의해서 저지되고, 이것에 의해서 각 셀의 기억상태는 유지된다. 여기서, VCH는 전압변환회로VC2에서 형성된다. VC2는 캐패시터를 구동하는 챠지펌프회로를 사용해서 칩내부에서 Vcc를 승압해서 형성되게 되고, 이것에 따라서 그 전류구동능력은 저하한다. 그러나, 셀내의 트랜지스터의 임계전압은 0. 5V이상으로 충분히 높게 설정하고 있으므로, 메가비트급의 대용량SRAM에서도 셀의 리크전류의 합계는 겨우 10㎂이하로 충분히 저하시키는 것이 가능하다. 따라서, VCH승압회로에서 모든 메모리셀로 보상전류를 공급할 수 있다. 또한, 승압회로의 상세한 것에 대해서는 「초LSI메모리(바이푸칸, 1994년 11월 발간), p.315」에 기재되어 있다. 또, 본원이 과제로 하는 1V정도의 매우 저전압인 전원Vcc에서 동작하는 온칩의 승압회로에 대해서는 「1995 Symposium on VLSI Circuits Digest of Technical Papers, (1995), pp.75-76)」에 기재되어 있다. 이 문헌의 승압회로에 이용되는 MOS트랜지스터의 임계전압은 0. 6V정도로 되어 있고, 또 임계전압이 낮은 MOS트랜지스터를 이용하면 더욱 낮은 전압의 전원전압Vcc에서도 동작하는 승압회로를 얻을 수 있다고 고려된다. 임계전압이 낮은 트랜지스터를 이용할 때에는 상술한 서브스레쉬홀드전류에 주의하지 않으면 안되지만, 승압회로를 형성할 정도의 트랜지스터의 수이면 실용으로 할 수 없을 정도의 리크전류로는 되지 않도록 하는 것이 가능하다. 또, SRAM의 메모리셀의 고전위측의 급전노드에 외부공급전원에 의해 승압전압을 발생하는 승압회로가 접속되는 회로구성은 일본국 특허공개공보 평성6-223581호에 기재되어 있지만, 상기 급전노드에는 승압회로의 전위 또는 외부공급전원이 접속되는 것으로 하고 있다.

SRAM활성화신호 CE에 의해서 비활성화되고 있는 프리챠지 기간에는 각각의 데이타선(DL1, /DL1, DL2, /DL2(본 명세서에서는 상보신호의 쌍인 반전신호는 /DL1과 같이 기술한다)은 프리챠지회로PC에 의해 Vcc/2로 프리챠지되어 있다. 이렇게 하는 것에 의해서 데이타선의 전압진폭은 종래의 Vcc프리챠지에 비해 반감하므로, 다비트 데이타의 동시 라이트시에 종래부터 문제로 되고 있던 데이타선 충방전전력을 반감할 수 있다. 이 경우 Vcc/2전원은 Vcc에서 전압변환회로VC1에 의해 형성되고, 구체적으로는 상술한 「초LSI메모리」의 p.324의 도 4. 60에 기재되어 있는 회로 등을 이용할 수 있다. 이 Vcc/2는 칩내부에서 형성되므로 일반적으로 부하전류구동능력이 낮다. 따라서, 프리챠지시에 이 Vcc/2전원에 의해 직접 데이타쌍선의 한쪽을 0에서 Vcc/2로 프리챠지하면 충분한 충전전류를 공급할 수 없게 되므로 Vcc/2의 레벨은 변동해 버린다. 데이타쌍선의 수는 통상 64 또는 128이상으로 다수이므로 특히 이 변동이 크게 문제로 된다. 그래서, 각 데이타선에 앰프AMP를 마련한다. 앰프AMP의 역할은 데이타쌍선에 나타난 셀 리드시의 미소한 차동전압을 Vcc까지 고속으로 증폭한다. 그 결과, 데이타쌍선의 한쪽은 0으로 되고 다른쪽은 Vcc로 된다. 다음의 프라챠지동작에서는 QEQ가 온으로 되고 데이타쌍선은 자동적으로 평형화되어 Vcc/2로 된다. 이 때문에, Vcc/2전원에서 큰 충전전류를 흐르게 할 필요는 없다. 프리챠지기간이 긴 경우에 데이타쌍선이 그 미소리크전류에 의해서 서서히 레벨변동하는 것을 억제할 정도의 미소전류를 흐르게 하면 좋다. 따라서, AMP를 사용하면 내장된 Vcc/2전원회로를 사용할 수 있다.

이하, 도 4도 참조하면서 메모리셀에서 데이타를 리드하는 경우에 대해서 설명한다. SRAM인에이블신호 CE에 의해서 SRAM이 활성화되고, 임의의 워드선 예를 들면 WL1이 선택되어 WL1에 VCH의 펄스가 인가되면 WL1상의 모든 셀(MC1, MC2)이 활성화된다. 이 워드선의 선택신호펄스는 행어드레스신호 AX를 받고 행어드레스 디코더 XDEC, 드라이버DRV에 의해 형성된다. 여기서, 셀MC1내의 노드N1, N2에 각각 0V, 2V(=VCH)가 기억되어 있으면 QT1과 QS1은 도통하므로, 데이타선DL1은 0V를 향해서 서서히 방전한다. 한편, QS2와 QC2의 게이트전압은 거의 0이므로 QC2, QT2를 통해서 전류가 흐르고, 데이타선DL1은 0. 5V(=Vcc/2)에서 약간 상승한다. 데이타쌍선에 나타난 이 미소한 차동전압이 충분히 커지는 데에는 시간이 걸리므로, 앰프AMP의 구동선SP, SN에 펄스를 인가하여 데이타선DL1, /DL1을 각각 0V, 1V로 고속으로 증폭한다. AMP는 셀정도로는 SRAM의 집적도나 서브스레쉬홀드전류를 결정하지 않으므로 AMP내 트랜지스터의 치수는 셀내의 그것보다 크게 선택할 수 있고, 그 임계전압도 0. 2V정도로 낮게 할 수 있으므로 고속증폭이 가능한 것이다. 또, AMP는 앰프구동회로SPG에 의해 메모리셀이 선택상태로 될 때에 동작상태로 되고, 비동작상태(대기상태)에서는 구동선SP와 SN은 동일전위로 해 두므로 서브스레쉬홀드전류가 문제로 되는 일은 없다. 또, 데이타쌍선전압이 0. 5V정도에서도 AMP는 동작한다.

상기와 같이 해서 충분히 크게 증폭된 데이타쌍선의 차전압은 열어드레스 디코더YDEC, 드라이버DRV의 리드선택신호ΦR1에 의해서 I/O쌍선상으로 출력되고, 리드/라이트버퍼회로 RWB를 통해 데이타출력Dout로 된다. 여기서 QR1, QR2는 데이타쌍선의 전압을 전류로 변환하는 회로이다. 이들 트랜지스터의 임계전압을 0. 5V로 하면 데이타선DL1의 전압은 0V이므로 I/O선에는 전류가 흐르지 않고, 반면에/DL1에서는 1V이므로 /I/O선에는 전류가 흐른다. 어느 쪽에 큰 전류가 흐르는지는 차동전류 또는 차동전압(도면중의 저항R을 이용)의 극성변별의 형태로 RWB내에서 검출할 수 있다. 또한, QR1과 QR2의 임계전압VT가 충분히 낮은 예를 들면 0. 2V로 하면, 앰프AMP에 의해 증폭되기 전의 미소전압차도 검출할 수 있게 되므로 그 분만큼 고속으로 된다. VT를 낮게 한 분만큼 상호 컨덕턴스가 증가하여 더욱 큰 전류를 흐르게 할 수 있기 때문이다.

이상의 리드동작(도 4)에 있어서 메모리셀MC1의 노드전압을 상세하게 고찰해 본다. 만약 이 동작기간 중에 QP1이나 QP2를 도통시키거나 또는 QP1이나 QP2를 제거한 구조로 해서 급전선PL1등에 강제적으로 VCH(2V)를 인가하면 문제가 발생한다. VCH가 전류구동능력이 큰 외부전압인 경우에는 PL1상의 모든 셀에서 큰 직류전류가 워드선으로 전압이 인가되고 있는 기간동안 계속 흐르므로 대전력으로 되어 버린다. 또는 본 실시예와 같이 칩내에서 승압한 전원전압VCH를 사용하는 경우에는 그 승압회로의 전류구동능력이 부족하므로 VCH의 레벨이 저하한다. 이 때문에 PL1상의 비선택셀의 기억전압도 저하한다. 일단 모든 급전선의 전압이 저하하면 VCH의 레벨회복에는 장시간을 요한다. 급전선의 합계의 기생용량이 크기 때문이다. 이 때문에 SRAM의 사이클시간이 지연된다. 그래서, 셀 비활성시에는 모든 급전선PL1, PL2를 프리챠지신호Φp에 의해서 강제적으로 VCH(2V)로 해 두지만, 활성화기간에는 각각의 급전선을 VCH발생회로에서 분리한다. 각 급전선은 거의 플로팅상태로 되고, 그들의 기생용량에 VCH의 레벨은 유지된다. 그러나, 셀이 활성화(이 경우는 리드동작)되면, 결국은 셀노드N1은 0으로 되고 QC2는 강하게 도통한다. 이들 트랜지스터의 소오스는 PL1에 접속되어 있으므로 PL1의 플로팅전압은 VCH에서 강하하고, 그 결과로서 N1, N2는 고레벨로 충전되려고 한다. 그러나, N1은 강제적으로 DL1의 전압(0V)로 고정되어 있으므로 0인 채이다. 한편, QT2의 게이트 즉 WL1의 전압은 2V, /DL1도 1V이므로 QT2는 도통하고, QC2에 의해서 PL1과 N2의 전압이 동일하게 될때까지 N2는 계속 충전되어 결국 PL1은 1V로 된다. 명확하게 1V로 방전되는 급전선은 국소화된다. 즉, 그것은 PL1만이며 다른 비선택워드선에 대응한 PL2는 방전되지 않고 VCH인 채이다. 실제의 메모리에서는 다수의 급전선이 존재하고, 그 중의 1개 밖에 방전되지 않으므로 불필요한 충방전전력은 없어지고, 또 내장된 VCH발생회로가 충전해야 할 급전선은 1개로 국소화되므로 VCH발생회로의 설계는 용이하게 된다.

셀MC1로의 라이트동작은 도 5에 도시한 바와 같이, 공통I/O쌍선에 차동전압을 인가하여 실행한다. 여기서, MC1에 그때까지 기억되어 있는 정보와는 반대의정보를 라이트하는 경우를 예로 든다. 데이타쌍선DL1, /DL1에는 각각 1V, 0V의 전압이 인가되고 이 전압이 그대로 셀노드N1, N2에 인가된다. 따라서, 노드N1, N2에는 차전압1V가 라이트된 것으로 된다. 워드선WL1을 2V에서 0으로 오프한 후에 ΦP에 의해 프리챠지동작을 실행하면, 셀노드의 차전압1V는 셀자신의 증폭작용에 의해 2V까지 증폭된다. 셀급전선PL1의 전압은 2V로 되기 때문이다. 이 높은 전압이 그 후의 정보유지전압으로 된다. 여기서 라이트동작에 있어서도 WL1을 오프로 하고, VCH발생회로가 충전해야 할 용량을 최소로 하고나서 PL1에 VCH를 인가하지 않으면 안된다.

이상의 동작에 의해서도 상술한 바와 같이 선택워드선WL1상의 다른 메모리셀MC의 기억정보가 파괴되는 일은 없다. 메모리셀MC1이 리드 또는 라이트동작이 실행되어 I/O쌍선과 정보(데이타)의 수수를 실행하고 있는 동안에는 MC2의 WL1에는 항상 선택펄스가 인가되므로 도 4와 마찬가지의 리드동작이 MC2와 데이타쌍선DL2, /DL2사이에서 실행되고 있다. 따라서, PL1이 2V에서 1V로 바뀌어도 재차 2V의 VCH를 인가하면 MC2내의 2개의 노드는 VCH, 0으로복귀한다. 또, 비선택워드선WL2상의 메모리셀MC3, MC4의 기억정보에도 전혀 악영향은 없다. MC3, MC4내의 트랜지스터에는 VT가 충분히 높으므로 서브스레쉬홀드전류는 흐르지 않고, 흐른다고해도 무시할 수 있을 정도로 작은 접합리크전류뿐이므로 급전선PL2는 프리챠지시의 VCH가 유지되기 때문이다.

선택워드선의 펄스전압의 진폭은 Vcc이고, 데이타선이 취할 수 있는 최대값(VD)를 Vcc-VT이하로 설정하면 워드전압을 승압전원VCH에서 발생시키지 않아도 좋고, 또 셀 라이트시 등에 메모리셀내 트랜지스터(QT1, QT2)의 임계전압VT의 영향을 없앨 수 있으므로 설계가 용이하게 된다. 도 6은 그와 같은 경우의 실시예를 도시한 도면으로서, 도 6의 (a)에 회로도를, 도 6의 (b)에는 파형도를 도시한다. 도 6은 도 3의 SRAM전체 중 메모리셀의 구동방식에 관계하는 부분을 추출한 것으로서, 도 3과 비교했을 때의 차이점은 프리챠지회로PC와 리드/라이트회로RWB이다. 또, 이 실시예에서는 워드선의 신호레벨은 기준전위인 0V와 전원전위Vcc로 취하고, 비선택시의 메모리셀의 고전위측의 급전노드는 VCH(=2Vcc), 메모리셀의 저전위측의 급전노드는 기준전위인 0V로 하였다. 또, 데이타선의 프리챠지전위는 기준전위(0V=VSS)에서 적어도 메모리셀의 감도전압분만큼 상승한 전위로 설정한 것이다.

메모리셀의 감도전압 또는 감도라고 하는 것은 예를 들면 도 1의 DL과 /DL 사이에 인가되는 전위차에 의해서 플립플롭회로인 기억셀의 상태를 반전시키기 위해 필요한 최소의 전위차이다. 데이타선의 DL과 /DL 사이에 인가되는 전위차를 감도전압으로 하기 위해서는 데이타선의 프리챠지전위는 이 감도전압의 절반 이상이면 좋다. 통상 메모리셀의 감도전압은 0. 2V보다 작으므로 여기서는 여유를 갖게 해서 참조전압VR을 0. 2V로 취하고, 데이타선의 프리챠지전위를 0. 2V로 하였다. 즉, 이 실시예는 데이타선이 취할 수 있는 전압진폭의 최대값을 VT(0. 5V)이하의 메모리셀 자신이 갖는 감도전압 근방의 낮은 전압VR까지 낮게 한 예이다. 메모리셀의 데이타선의 전압진폭은 최소로 되므로 그분만큼 고속이며 저전력동작이 가능하다. 또, 이를 위해 도시한 QL1과 VR을 참조전압으로 하는 비교기로 이루어지는 강압전원으로 데이타쌍선을 프리챠지할 수 있다. 메모리셀의 기억전압은 VCH(2V)로 충분히 높게 할 수 있다.

이하, 도 6의 (b)도 참조하면서 리드동작에 대해서 설명한다. 우선 프리챠지신호ΦP에 의해서 모든 셀급전선은 VCH(2V)로 프리챠지된다. 프리챠지 종료후, 선택워드선(WL1)에 진폭Vcc(1V)의 펄스가 인가된다. 셀내의 노드N1이 0, N2가 VCH(2V)인 경우를 예로 들면, QT1은 도통하고 데이타선DL1은 0. 2V에서 0을 향해서 방전한다. 다른쪽의 데이타선/DL1에 있어서 QT2는 도통하지만 QS2는 비도통이므로 노드N2의 전하가 /DL1으로 분배되어 데이타선은 약간 0. 2V에서 상승하여 υ로 된다. 이 상승분은 데이타선 용량이 셀내 노드용량에 비해 100배 이상으로 압도적으로 크므로 매우 적다. 이 때, N2의 전압은 2V에서 υ까지 방전해 버린다. 이와 같이 해서 데이타쌍선에 나타난 차동전압은 리드 트랜지스터QR1, QR2를 통해서 셀리드정보로서 I/O쌍선에 추출된다. 여기서, 큰 이득을 얻기 위해서는 QR1, QR2에는 P채널 MOS가 사용된다. 이 일련의 동작에 의해 결국 PL1은 υ까지 저하해 버린다. 그러나, 다음에 프리챠지동작이 시작되면 υ는 셀자신이 갖는 감도보다 크므로, 교차결합된 P채널 MOS QC1과 QC2에 의해서 VCH까지 정상적으로 증폭된다. 만약, N2와 N1의 전압차 υ가 이 감도이하이면 프리챠지시에는 정상적으로는 증폭되지 않아 반전된 정보가 유지될 우려가 있다. 또한, 라이트동작에 대해서는 I/O쌍선에서 선택된 데이타쌍선의 한쪽에 0. 2V, 다른쪽에 0의 차동전압을 인가한 후에 리드동작과 마찬가지로 프리챠지동작에 의해서 PL1을 2V로 하는 것에 의해서 실행한다.

도 7은 프리챠지시에 메모리셀의 고전위측과 저전위측의 2개의 급전노드를 펄스구동하는 것에 의해 큰 기억전압을 얻는 실시예를 도시한 도면으로서, 도 7의 (a)에는 그의 회로도를, 도 7의 (b)에는 그의 파형도를 도시한다. 도 7은 도 3의 SRAM전체 중 메모리셀의 구동방식에 관계하는 부분을 추출한 것으로서, 도 3과 비교했을 때의 차이점은 메모리셀의 저전위측의 전위를 메모리의 선택/비선택에 따라서 변화되도록 한 것이다. 즉, 메모리셀의 저전위측의 급전노드는 비선택시에는 기준전위인 0V로, 선택시에 Vcc/2에서 적어도 상술한 메모리셀의 감도전압분만큼 강하한 전위로 되도록 하였다. 또, 이 실시예에서는 워드선의 신호레벨은기준전위인 0V와 전원전위Vcc로 취하고, 데이타선의 프리챠지전위는 Vcc/2, 비선택시의 메모리셀의 고전위측의 급전노드는 VCH(=2Vcc)로 하였다.

도 6에서는 데이타선의 프리챠지전압이 0V부근의 낮은 전압이었던 것에 반해 본 실시예에서는 Vcc/2인 것에 특징이 있다. 이 때문에 도 6의 리드 트랜지스터QR1, QR2를 고속동작에 적합한 N채널 MOS로 치환할 수도 있다. 또, 프리챠지시의 초기에 셀내의 2종류의 앰프(QS1과 QS2, QC1과 QC2)가 활성화되므로 더욱 고속으로 증폭된다. 여기서, VCH=3V, Vcc=1. 5V, VT=0. 5V, VR=0. 2V라고 가정한다. 또, 각 데이타쌍선에는 도 3과 같은 Vcc/2프리챠지회로 PC가 접속되어 있는 것으로 한다. 프리챠지기간동안 모든 데이타선은 0. 75V, PL1등의 급전선은 3V, PL′1등의 셀내의 N채널 MOS에 접속되어 있는 급전선은 0V로 설정된다. 프리챠지기간동안은 QL3에 의해서 QL2가 차단되므로, QL4에 의해서 PL′1이 0으로 되기 때문이다. 또, 모든 셀내의 2개의 노드(N1, N2)는 기억정보에 따라서 3V 또는 0으로 되어 있다. 프리챠지가 종료하면 PL1은 3V로 유지된다. 한편, PL′1은 저항R′에 의해서 Vcc를 향해서 상승하기 시작하지만 (Vcc/2)-VR즉 0. 55V로 되면 (Vcc /2)-VR을 참조전압으로 하는 비교기와 QL2에 의해서 형성되는 전압제한회로가 작동하여 이 이상의 상승은 억제된다. 이것과 함께 예를 들면 저전압측의 노드N1도 0.55V로 된다. 여기서, 소비전력을 억제하기 위해 R′는 비교적 높은 저항값으로 설정되지만, MOS트랜지스터로 대용하는 것도 가능하다. 워드전압이 상승하면 N2가 3V이고 N1이 0. 55V이므로 QT1, QS1은 도통하여 데이타선 DL1은 방전된다. DL1과 PL′1사이에는 VR만큼의 차가 있으므로, 결국 DL1은 PL′1의 전압0. 55V까지 방전된다. 한편, QS2는 비도통이므로 상술한 바와 같이 노드N2의 전하는 QT2를 통해서 /DL1로 방전되고 N2와 /DL1은 거의 동일한 전압 0. 75V+υ로 된다. 데이타쌍선에 나타난 이 차전압은 각 데이타선에 접속된 리드회로의 선택을 통해서 I/O쌍선에 추출된다. 그 후의 프리챠지에 의해서 노드N1과 N2사이의 거의 0. 2V의 차전압은 고속으로 3V까지 증폭된다. PL′1이 0으로 되면 그때까지 N1은 0. 55V이고 N2는 0. 75V보다 약간(υ) 높은 전압이었으므로 QS1과 QS2의 양자가 도통하고, N1과 N2사이의 거의 0. 2V의 차전압은 교차결합형앰프 QS1과 QS2에 의해서 증폭된다. 또, 이 차전압은 다른 교차결합형앰프 QC1과 QC2에 의해서도 증폭된다. 도 6의 예에서는 프리챠지개시시의 셀내에서의 증폭초기에는 QS1과 QS2로 구성되는 앰프는 비도통이고, QC1과 QC2로 구성되는 앰프만으로 증폭했으므로 약간 저속이었다. 그러나, 본 예에서는 증폭초기에는 양쪽의 앰프가 증폭작용에 기여하므로 고속이다. 또 명백하게 라이트동작은 선택된 데이타쌍선의 한쪽에 0. 75V, 다른쪽에 0. 55V와 같이라이트데이타에 따라서 인가해 주면 좋다. 물론 PL′1은 셀선택시에는 리드시와 마찬가지로 0. 55V로 되도록 제어된다. 또한, 본 예에서는 데이타선의 전압진폭은 0. 2정도로 극히 작으므로, 칩에 내장된 Vcc/2전압발생회로에 의해서도 구동할 수 있다. 따라서, 도 3의 앰프AMP는 경우에 따라서는 제거할 수도 있으므로 칩이 소형으로 된다. 또, 데이타쌍선은 항상 Vcc/2근방에서 동작하므로, 각 데이타선 상의 프리챠지회로나 리드회로(QR1, QR2)용 트랜지스터로의 응력전압이 반감하므로 신뢰성은 향상한다. 또한, 데이타선의 프리챠지전압은 반드시 Vcc/2일 필요는 없다. 명백하게 데이타선의 프리챠지전압을 선택시의 PL′1전압에 대해서 셀내 앰프의 감도이상으로 높게 설정하면 좋다.

또, 본 실시예에서는 셀내 N채널 MOS의 소오스 구동선PL′(PL′1, PL′2)마다 QL2, QL3및 비교기로 이루어지는 전원회로를 접속한 예를 설명하였다. PL′1을 0. 55V까지 상승시키는 시간을 빠르게 해서 액세스시간을 고속으로 하기 위함이다. 그러나, 칩면적을 작게 하기 위해서는 도 8에 도시한 바와 같이 이 회로를 다른 급전선과 공용할 수도 있다. 프리챠지기간 중에는 공통급전선 PLC는 공통전원회로에 의해서 항상 (Vcc/2)-VR로 고정되어 있지만, 모든 급전선(PL′1…PL′n)은 0이다. 여기서, PL′1이 선택되는 경우에는 외부 어드레스에 의해서 디코드되고 ΦX1은 0으로 되어 PL′1은 PLC에서 분리된다. 그 후에 /ΦP는 Vcc로 되어 PL1을 0으로 방전한다.

도 9는 리드시에 데이타선의 전압이 Vcc근방의 값을 취하는 구동방식으로의 적용예이다. 도 9는 도 3의 SRAM전체 중 메모리셀의 구동방식에 관계하는 부분을 추출한 것으로서, 도 3과 비교했을 때의 차이점은 프리챠지회로PC와 리드/라이트 제어회로RWC이다. 이 실시예에서는 워드선의 신호레벨은 기준전위인 0V와 전원전위Vcc로 취하고, 비선택시의 메모리셀의 고전위측의 급전노드는 VCH(=2Vcc), 메모리셀의 저전위측의 급전노드는 기준전위인 0V로 하였다. 또, 데이타선의 프리챠지전위를 Vcc로 하였다.

각 데이타선에는 선택된 셀에 대해 부하로 되는 트랜지스터QD1과 QD2및 데이타쌍선전압을 평형화하는 트랜지스터 QEQ가 접속되어 있다. 이들 회로가 이 실시예의 프리챠지회로 PC이다. 도 10의 리드동작 타이밍을 사용해서 이하에 동작을 설명한다.

프리챠지기간에 데이타쌍선은 Vcc(1V), PL1은 VCH(2V)이다. 여기서, 데이타쌍선 DL1, /DL1이 열어드레스 선택신호 ΦRW1에 의해서 선택되고(ΦRW1이 1V∼0V), 또 워드선 WL1이 선택되어 0V∼1V의 펄스가 인가된 것으로 한다. N2가 2V라 하면 QD1, QT1, QS1사이에 직류전류가 흐르고 그 결과 DL1에는 미소한 레시오 전압VS(약 0. 2V)가 나타난다. 한편, N1은 대략 0이고 QS2는 비도통이고, 또 QT2도 그 전압관계에서 명백한 바와 같이 비도통이므로 QD2, QT2, QS2의 경로에 전류가 흐르는 일은 없다. 왜냐하면, N1의 전압은 레시오 동작에 의해서 다소 상승하지만, 그것은 VT이하로 되도록 셀내의 트랜지스터의 크기가 설계되어 있기 때문이다. 따라서, 데이타쌍선에는 VSS만큼의 차동신호가 나타난다. 이 전압은 레시오 전압이므로 도 3과 같은 복잡한 리드회로를 거치지 않아도 그대로 I/O쌍선에 전달되어 외부에 리드된다. 여기서, QS2와 QT2는 항상 비도통이므로 N2의 노드에 축적되어 있던 전하는 소실되는 일은 없다. 즉, PL1의 전압은 2V의 상태이다. 따라서, 칩에 내장된 VCH승압회로의 전류구동능력이 그다지 없어도 그 부하로 되는 PL1에 전류가 흐르지 않으므로, 경우에 따라서는 QP1을 제거하고 직접 접속하는 것도 가능하다. 그러나, 이것이 가능한 것은 리드동작에 한정된다. 라이트동작에서는 이것이 곤란하게 되는 것을 도 11에 따라서 설명한다.

I/O쌍선에서 데이타쌍선의 한쪽 DL1로 1V, 다른 한쪽 /DL1로 0V와 같은 라이트동작이 실행되면 셀내의 노드N1은 그때까지의 대략 0에서 0. 5V로 된다. QT1의 임계전압은 0.5V이고, WL1의 전압은 1V이므로 임계전압분만큼 강하한 전압이 N1의 전압으로 되기 때문이다. 한편, N2는 그때까지의 2V에서 0으로 된다. QT2가 도통하고 N2는 /DL1의 전압과 동일하게 되도록 방전하기 때문이다. 이 때문에 QC1은 QC2에 비해 도통의 정도가 강해지고, 플로팅상태의 PL1은 강제적으로 데이타선에서N1에 부여되어 있는 0. 5V로 방전해 버린다. 따라서, 후속의 프리챠지에 의해서 PL1을 재차 2V로 되도록 충전하지 않으면 안된다.

PL1의 전압강하가 크면 승압전압(VCH)발생회로에서 그것에 따른 전하를 PL1에 공급하지 않으면 안되므로 승압회로의 부담이 가중된다. 이 때문에 VCH발생회로 자체의 면적이 커지거나 소비전력이 커진다. 도 12는 그 전압강하를 Vcc근방까지 억제하기 위한 부하회로이다. 도 12의 (a)에서는 셀이 선택되는 시간대에서는 QP를 비도통으로 하고, 대신에 QR을 도통시킨다. 급전선의 전압은 VCH에서 Vcc로 되므로 셀내 노드의 한쪽(예를 들면 N1)은 도 11과 같이 0. 5V까지 강하하는 일 없이 Vcc(1V)로 억제된다. 도 12의 (b)에서는 프리챠지펄스 /ΦP를 제거하여 설계를 간단하게 한 것이다. 임계전압이 0. 2V정도로 다른 트랜지스터의 그것보다 낮은 N채널MOS QR이 사용되고 있다. 다이오드 접속되어 있으므로 급전선의 전압이 Vcc-VT즉 0. 8V이하로 되면 도통하기 때문에 그 이하의 전압강하를 방지할 수 있다. 즉, 셀노드의 한쪽은 도 11과 같이 0. 5V까지 강하하는 일 없이 0. 8V로 억제된다. 이 트랜지스터의 QR은 QP가 장시간 오프의 펄스타이밍인 경우에 플로팅상태에 있는 PL1의 전압레벨이 셀내의 확산층 리크전류에 의해서 지나치게 저하하는 것을 방지하고, 셀의 전압마진을 확대하는 역할도 한다.

도 10, 도 11의 전압인가를 전제로 하면 도 9와 같이 워드선과 급전선을 평행하게 설치한 구성 이외에 도 13과 같이 워드선WL1, WL2와 급전선PL1, PL2를 직교로 배치한 구성도 취할 수 있다. 예를 들면 WL1상의 셀이 리드된 경우 그들의 모든 셀은 도 10과 마찬가지인 동작을 실행하므로 모든 급전선의 전압(VCH)레벨은 변하지 않는다. 그러나, 라이트동작에서는 선택된 데이타쌍선에 속하는 급전선만이 변화한다. 예를 들면, 데이타쌍선DL1, /DL1(도면 중에서는 명백하므로 생략)에 라이트정보에 대응한 1V와 0의 조합의 펄스전압을 인가하면, 셀MC1은 도 11과 마찬가지인 동작을 실행하므로 PL1의 전압은 2V에서 0. 5V까지 강하해 버린다. 셀MC2는 도 10과 마찬가지인 동작을 실행하므로 PL2의 전압VCH는 변하지 않는다. 워드선과 급전선의 상호의 배치관계를 평행하게 할지 직교로 할지는 셀의 레이아웃과 면적에 의존한다. 도 9에서는 급전선과 데이타쌍선은 교차하므로 다른 배선층에서 레이아웃하지 않으면 안되는 결점은 있지만, 저잡음이라고 하는 이점이 있다. 예를 들면 WL1에 펄스가 인가되고 셀MC1이 라이트되었기 때문에 큰 전압변화가 PL1에 일어난 경우를 고려해 본다. 이 때, 셀MC2는 실효적으로는 리드동작이 실행되고 있으므로 그 신호가 데이타쌍선 DL2, /DL2에 나타나고 있다. 이 신호는 미소하므로 MC2의 동작은 잡음에 강한 영향을 받기 쉽다. 그러나, 데이타쌍선은 PL1과 직교하고 있으므로, PL1의 전압변화가 결합용량을 거쳐서 발생하는 잡음은 데이타쌍선상에서는 상쇄되어 버린다. 도 13은 도 9와는 이해득실이 반대로 된다. 예를 들면, PL1의 전압변동에 의해서 인접하는 데이타쌍선(DL2, /DL2)에는 차동잡음이 발생한다. 그러나, 이 경우에는 다이나믹 메모리 등에서 잘 알려져 있는 바와 같이 데이타쌍선을 도중에 쌍선간 교차시키면 잡음은 상쇄할 수 있다.

이상의 실시예에서는 VCH는 칩내에서 Vcc를 승압한 전원에서 발생시키는 것을 전제로 해 왔다. 이것은 사용자가 사용하기 쉬운 Vcc단일전원동작을 실현하기 위해서이다. 그러나, 경우에 따라서는 VCH는 칩외부전원 그 자체라도 좋다. 예를 들면 도 14와 같이 외부2전원(Vcc1, Vcc2)의 경우가 고려된다. 칩은 입출력 인터페이스회로 INTF와 스테이틱 메모리 SRAM이나 연산회로(예를 들면 마이크로프로세서MPU) 등의 코어CORE로 이루어진다. INTF는 기존의 논리 인터페이스레벨을 보증하기 위해 비교적 치수가 큰 소자를 비교적 고전압(Vcc1)에서 동작시킨다. 한편, CORE는 칩의 성능(속도, 전력)이나 칩면적을 결정하므로 이 부분의 주요부는 낮은 전압(Vcc2)에서 동작하는 미세소자를 사용해서 고성능화한다. CORE내의 소자는 일반적으로는 INTF내의 소자보다 미세하다. 이와 같은 칩에서는 Vcc1을 지금까지의 실시예 내의 VCH로 간주하면 좋다. 이렇게 하는 것에 의해 칩전체로서는 2전원동작이지만 내부전원동작에 따른 출력레벨변동 등의 문제가 없어져 설계가 용이하게 된다. 도 15는 도 14를 단일전원으로 실현한 칩으로의 적용예이다. CORE의 주요부를 외부단일전원(Vcc1)을 강압한 내부전원(Vcc2)에서 동작시킨 칩에있어서 Vcc1을 지금까지의 실시예 내의 VCH로 간주하면 좋다.

이상의 실시예에서는 메모리셀은 CMOS형을 가정해 왔지만, 본 발명에서는 메모리셀내의 차동앰프기능을 응용하고 있으므로 메모리셀내에 교차결합된 래치형 앰프가 적어도 1개 있으면 좋다. P채널MOS(QC1, QC2) 대신에 잘 알려진 고저항 폴리실리콘 부하 등이라도 좋다. 노드N1, N2를 VCH를 향해서 올릴 수 있으므로 결국은 교차결합된 N채널 MOS(QS1, QS2)에서 증폭할 수 있도록 되기 때문이다. 또, 메모리셀내의 전송(트랜스퍼)기능을 갖는 N채널 전송트랜지스터 QT1, QT2의 VT는 메모리셀내의 다른 트랜지스터의 VT보다 낮게 예를 들면 0. 2로 해도 좋다. 선택시에 VT를 낮게 한 분만큼 QT1, QT2의 실효게이트전압이 증가하고 구동전류가 증가하여 고속동작이 가능하게 된다. 단, 비선택시에 QT1또는 QT2를 통해서 서브스레쉬홀드전류가 흐르므로 이것을 없애기 위해 비선택상태에서의 워드선 즉 QT1, QT2의 게이트를 지금까지의 0에서 부전압 예를 들면 -0. 2V보다 깊어지도록 바이어스하지 않으면 안된다. 게이트전압과 소오스전압을 각각 VG, VS로 하면 QT1또는 QT2의 비선택시의 실효게이트전압은 VG-VS-VT로 되지만, VG, VS, VT가 각각 -0. 2V이하, 0, 0. 2V에서는 이 실효게이트전압은 -0. 4V이하로 된다. 한편, 서브스레쉬홀드전류를 무시할 수 있는 VT의 최소값을 0. 4V로 하면 통상의 바이어스조건에서 0. 4V의 VT를갖는 트랜지스터의 실효게이트전압은 VG, VS, VT가 각각 0, 0, 0. 4V이므로 -0. 4V로 된다. 따라서, 상술한 낮은 VT와 부전압게이트를 조합한 방식에서는 보다 낮은 실효게이트전압이 가해지므로 서브스레쉬홀드전류는 흐르지 않는다. 또한, 이 경우 선택워드전압은 비선택상태의 -0. 2V에서 Vcc 또는 그 이상으로 상승하는 펄스로 된다.

또, 지금까지는 메모리셀내의 P채널과 N채널 트랜지스터의 VT를 0. 5V와 동일한 것으로 가정해 왔지만, 반드시 그럴 필요는 없다. N채널 트랜지스터는 데이타선으로의 리드전류 등을 결정하는 중요한 트랜지스터이므로, 이 VT는 서브스레쉬홀드전류가 문제로 되지 않을 정도의 가능한한 낮은 VT예를 들면 0. 4V로 한다. 그러나, P채널 트랜지스터는 메모리셀내의 미소용량을 충전하는 것이 주된 역할로서 다소 저속이라도 관계없으므로 그 절대값은 0. 4V이상 예를 들면 0. 6V로 설정해도 좋다. 또, 간단화를 위해 VCH는 Vcc의 2배라고 가정해 왔지만 VCH는 트랜지스터의 내압 예를 들면 게이트내압이하인 한 Vcc이상이면 좋다.

또, 메모리셀내의 감도를 높인 상태에서 고속으로 급전선을 충전하는 방법도 있다. 상술한 바와 같이 메모리셀내에서 트랜지스터가 교차결합된 회로는 차동앰프로 간주할 수 있지만, 오프셋전압 이외에 노드N1, N2사이의 용량차도 차동앰프의 감도에 영향을 미친다. 메모리셀의 레이아웃에 의해서는 고밀도화를 우선으로 하면 용량차가 발생하는 경우가 있지만, 이 값이 크면 감도가 나빠진다. 즉, 증폭직전에는 노드N1, N2사이에 더욱 큰 전압차가 필요하게 된다. 이 용량차에 의한 감도는 급전선(예를 들면 PL1)을 VCH로 상승시키는 속도가 빠를수록 나빠진다. 이 문제는 도 16에 도시한 바와 같은 2단 증폭에 의해 해결할 수 있다. 즉, 각각의 급전선(PL1등)에 서로 채널폭이 대폭으로 다른(예를 들면 10배) 2개의 트랜지스터를 병렬접속한다. ΦP를 인가해서 우선 채널폭이 작은 트랜지스터(QP1)를 도통해서 급전선을 조금씩 충전하고, 노드N1, N2사이가 임의의 큰 전압차까지 증폭되고 나서 Φ′P를 인가하여 채널폭이 큰 트랜지스터(Q′P1)를 도통해서 고속으로 충전한다.

도 17은 본 발명의 실시예의 단면도이다. 본 실시예에 도시한 바와 같이, 스위치MOS(QP)와 메모리셀의 PMOS트랜지스터는 n웰에 형성되어 있지만, 각각의 트랜지스터의 소오스 또는 드레인전극은 VCH까지 커지기 때문에 그들 웰의 전위도 VCH로 해 둘 필요가 있다. 또, 이 때 주변회로의 PMOS트랜지스터를 형성하는 n웰의 전위는 Vcc로 하는 경우에는 기판을 p형으로 해 두면 좋다.

도 18은 본 발명의 다른 실시예의 단면도이다. 본 실시예에서는 스위치MOS와 메모리셀의 PMOS트랜지스터에는 큰 전압VCH가 걸리므로(인가하므로), 이들 MOS의 게이트산화막을 주변회로보다 두껍게 하는 것에 의해 내압을 크게 한 것이다. 주변회로의 MOS트랜지스터는 산화막 막두께가 얇은 상태이므로, 트랜스컨덕턴스가 커지고 고속으로 동작할 수 있다는 효과가 있다.

도 19는 본 발명의 다른 실시예의 단면도이다. 본 실시예에서는 도 1의 (a)에 도시한 바와 같이 스위치MOS가 각 메모리셀에 부착되어 있을 때와 같이 스위치MOS와 메모리셀의 PMOS가 분리하지 않는 경우의 실시예이다. 이와 같은 경우에는 양 MOS트랜지스터를 형성하는 웰을 VCH의 전위로 해 두면 좋다.

도 20은 본 발명의 다른 실시예의 단면도로서, 본 발명을 N형 기판상에 형성한 경우의 실시예이다. N형 기판상에 본 발명을 적용하는 경우 주변회로와 스위치MOS와 메모리셀의 PMOS를 분리할 수 없다. 따라서, 본 실시예에서 설명한 바와 같이 스위치MOS와 메모리셀의 PMOS에는 공통의 깊은 P웰을 형성하고, 그 내부에 N웰을 형성하여 주변회로와 전위를 변경하도록 할 수 있다.

본 발명의 장점을 최대한으로 살리기 위해서는 메모리 어레이와 주변회로에 가일층의 연구가 있는 것이 바람직하다. 도 21은 칩내의 SRAM부분 또는 1칩의 SRAM에 적용한 그 실시예이다. 메모리부분은 복수의 메모리 어레이(MA1, MA2, …)로 분할되어 있다. 글로벌 워드선은 복수의 메모리 어레이에 걸쳐서 결선되어 있다. 메모리 어레이 내에서는 서브워드선(WL11, …, WLn1, WL12,…, WLn2, …)방향에 m개, 데이타선 방향(DL11, /DL11, …, DL12, /DL12, …, …)에 n개 매트릭스배치된 m×n개의 복수의 메모리셀MC로 이루어진다. 스위치MOS트랜지스터(QPL11, …, QPLn1, QPL12, …, QPLn2, …)를 거쳐서 복수의 메모리셀의 고전위측으로의 급전노드에승압전압VCH가 인가되는 서브급전선(PL11, …, PLn1, PL12, …, PLn2, …)은 각각 상술한 서브워드선과 쌍을 이루도록 결선되어 있다. 또한, 서브워드선은 상술한 실시예와의 대응에서는 단지 워드선으로 변경해서 읽을 수 있다.

여기서, 도 9를 기본으로 하는 방식에서 도 22에 도시한 바와 같이 메모리셀MC의 기억셀을 형성하는 MOS트랜지스터(QC1, QC2, QS1, QS2)의 VT는 0. 5V, 전송MOS트랜지스터(QT1, QT2)의 VT는 0. 2V로 한다. 즉, 기억셀에 포함되는 MOS트랜지스터는 SRAM전체로서 서브스레쉬홀드전류가 문제로 되지 않는 임계전압으로 설정되어 있고, 반대로 전송MOS트랜지스터는 주의를 요하는 임계전압으로 설정되어 있다. 또, 이 SRAM에 외부에서 공급되는 전원Vcc는 1V, 이 Vcc에서 전압변환회로VC2에서 형성된 승압전압VCH는 2V(=2VCC), 마찬가지로 VCC에서 전압변환회로V3에서 형성된 부전압-VWB는 0. 2V로 하였다.

예를 들면 1개의 서브워드선WL11을 선택하는 즉 상술한 부전압-VWB(예를 들면 -0. 2V)에서 Vcc(1V)로 상승하는 셀 활성화 펄스를 WL11에 인가하기 위해서는 글로벌 워드선GL1과 제어선RX1을 어드레스 신호에 의해서 선택하면 좋다. RX1을 선택하기 위해서는 YDEC, DRV와 타이밍 제어회로TC를 사용해서 형성되고, 실질적으로 메모리 어레이MA1을 선택하는 신호인 메모리 어레이 선택신호Φsr1이 이용된다. 즉, Φsr1을 받는 LCB에 의해서 -VWB에서 Vcc로 상승하는 펄스를 RX1에 인가하고, GL1에 접속되는 다른 레벨컨버터LCB에 의해 Vcc에서 -VWB로 상승하는 펄스를 GL1에 인가하면 좋다. 글로벌 워드선GL1은 행어드레스AX에서 행어드레스 디코더, 드라이버 XDEC, DRV에 의해서 선택된다. 이 때, 다른 GL선(글로벌 워드선)과 다른 RX선은 각각 Vcc와 -VWB인 채이다. 한편, 다른 레벨 컨버터LCA에 의해 스위치MOS선택신호군(ΦP1, ΦP2…) 중에서 ΦP1만이 0에서 VCH로 상승하는 펄스로 되고, 그 이외는 0V인 채이다. 따라서, PL11, …, PLn1에 접속되는 스위치MOS는 오프로 되고, 비선택 메모리 어레이의 대응하는 스위치MOS군은 온인 채이다. ΦP1을 0V에서 VCH로 상승시키기 위해서는 YDEC, DRV와 타이밍 제어회로TC2를 사용해서 형성되고, 실질적으로 메모리 어레이MA1을 선택하는 신호인 메모리 어레이 선택신호Φsp1이 이용된다. 이와 같이 해서 WL11상의 메모리셀(MC)군은 활성화되어 상술한 바와 같이 동작한다.

여기서, 각 데이타쌍선 상의 Q′D1,Q′D2는 데이타쌍선의 전압을 고속으로 Vcc까지 프리챠지하기 위한 가속 트랜지스터이다. 또, RWC는 도 3과 마찬가지의 열리드선택신호(ΦRY1)에 의해 선택되는 리드/라이트회로로서, 고속화를 위해 모두 낮은 VT를 사용하고 있다. 또, I/O선에서 데이타선으로의 라이트동작을 고속으로 실행하기 위해 열라이트선택신호(ΦWY1, /ΦWY1)에 의해 선택되는 N채널과 P채널MOS가 병렬접속되어 있다.

이상과 같이 워드선과 급전선을 다분할/부분구동하는 것에 의해, 내장된 VCH나 -VWB의 발생회로로의 부담을 경감할 수 있어 단일전원설계가 보다 용이하게 된다. 동작에 따라서 전압이 변동하므로 VCH나 -VWB에 급전해야만 하는 급전선이나 워드선이 서브급전선 서브워드선WL11로 국소화되기 때문이다. 이 실시예는 급전선마다 1개의 스위치MOS를 부가하면 좋으므로 분할에 따른 면적의 증가는 작다는 이점이 있다. 그러나, 예를 들면 ΦP1이 고전압(VCH)펄스이므로 이 선에 접속되어 있는 다수의 스위치MOS의 게이트용량을 충방전하기 위한 전력이 비교적 커진다.

도 23은 도 22의 메모리셀의 동작전압여유를 계산한 것이다. 이 도면의 횡축은 외부에서 공급되는 전원전압Vcc, 종축은 워드선WL을 선택상태(0V에서 Vcc로 한다)로 했을 때부터 데이타선DL과 /DL의 전위차가 100㎷에 도달할 때까지의 시간으로 정의한 신호상승시간τ을 나타내고 있다. 신호상승시간τ은 작을수록 좋다. 도 22의 메모리셀에서 종래에는 6개의 MOS트랜지스터가 모두 동일한 임계전압VT=0. 75V를 갖는 것으로 하고, 또한 QC1과 QC2의 소오스측 급전노드(메모리셀의 고전위측 급전노드)를 전원전압Vcc에 직접 접속한 종래형의 메모리셀의 특성을 나타낸다. 이 종래의 구성에서는 MOS트랜지스터의 VT가 크므로, 서브스레쉬홀드전류는 실질적으로 문제로 되지는 않는다. 그러나, 종래의 구성에서는 전원전압이 0. 8V이하로 되면 급격히 신호상승시간τ이 증대하고, 실질적으로 동작하지 않게 되는 것을 알 수 있다. 즉, 전원전압Vcc가 사용한 MOS트랜지스터의임계전압VT이하로 되면, 상승시간τ의 증대로 인해 메모리셀이 실질적으로 동작하지 않게 된다.

한편, 본원의 도 22의 메모리셀을 사용한 경우에는 더욱 낮은 전원전압까지 동작한다. 도 23의 본 발명으로 나타낸 곡선은 도 22의 메모리셀내의 기억셀을 구성하는 QC1, QC2, QS1및 QS2의 임계전압을 0. 75V로 하고, 전송MOS트랜지스터QT1과 QT2의 임계전압을 0. 2V로 해서 계산한 것이다. 또, 승압전압VCH는 2Vcc와 3Vcc의 2개의 경우에 대해 계산하고 있고, 각각 동그라미(○)과 사각형(□)에 의해 계산점을 나타낸다. 이 예에서는 전원전압이 기억셀의 MOS트랜지스터의 임계전압 이하로 되어도 τ=10㎱정도에서 동작하고, 약 0. 5V정도까지 동작하는 것을 알 수 있다. 즉, 본원에 의하면 기억셀의 MOS트랜지스터의 임계전압은 서브스레쉬홀드전류의 제약으로 인해 일정값 이하(예를 들면 0. 5V)로는 할 수 없음에도 불구하고, 이 임계전압 이하에서 동작하는 SRAM의 구성법이 얻어졌다. 도 22에서는 QT1과 QT2의 임계전압을 서브스레쉬홀드전류가 문제로 되는 0. 2V로 했으므로, 워드선의 저전위측의 신호레벨을 -VWB로 해서 메모리셀이 비선택상태일 때 QT1과 QT2에 서브스레쉬홀드전류가 흐르지 않도록 하였다. QT1과 QT2에 서브스레쉬홀드전류가 문제로 되지 않도록 예를 들면 0. 5V의 임계전압의 MOS트랜지스터를 사용한 경우에는 그 구동능력이 커지도록 워드선의 고전위측의 신호레벨을 충분히 승압해 주면 좋다. 또, 도 21 등에 도시한 데이타선상의 부하MOS 또는 리드/라이트제어회로RWC내의MOS 등의 VT를 충분히 작게(예를 들면 0. 2V이하)하면 충분한 저전압동작은 가능하다. 그 밖의 주변구동/논리회로는 상술한 단행본「초LSI메모리」에 기재되어 있는 바와 같은 서브스레쉬홀드전류 저감회로를 사용하는 것에 의해 충분히 낮은 VT에서 즉 충분히 낮은 VCC에서 효과가 있다. 따라서, 칩전체로서는 셀내 교차결합형 MOS의 VT이하의 VCC에서도 동작하게 된다.

본원은 전지와 같은 낮은 전원전압에서 동작하는 장치에 있어서 특히 이점이 크다. 즉, 태양전지는 그의 전원전압이 약 0. 5V정도이지만, 이 태양전지에서도 동작하도록 SRAM이 비로소 이루어지게 된다. 또, 저전압화할 수 있으므로 소비전력의 저감효과는 현저하다.

도 24는 면적은 약간 커지지만 더욱 저전력화를 도모하기 위한 다른 실시예이다. 간단화를 위해 도 21의 WL11과 PL11의 부분만을 추출하고 있다. 도 21의 VCH를 스위치(전환)하는 MOS트랜지스터PL11∼PLn1은 1개의 신호ΦP1에 의해 동시에 제어되는 데 반해, 도 24에서는 분할된 급전선마다 스위치MOS와 그 게이트를 제어하는 레벨 컨버터가 부가되어 있다. 예를 들면 WL11이 선택되고 활성펄스가 인가되면 QPL1의 게이트는 그때까지의 0에서 VCH로 되어 QPL1은 오프로 된다. 따라서, 고전압(VCH)에서 구동되는 게이트용량은 1개로 되어 저전력화된다. 이 때, 다른 스위치MOS의 게이트는 0인 상태이다.

이상 기술한 실시예에서 명백한 바와 같이 본 발명에 의해 저전압동작에서도 소비전류를 증가시키지 않고 전압마진이 넓은 고속 스테이틱 메모리셀을 내장한 반도체장치를 실현할 수 있다는 효과가 얻어진다.

Claims (13)

  1. 2개의 부하 MOS트랜지스터, 2개의 구동 MOS트랜지스터 및 2개의 전송 MOS트랜지스터로 각각 구성되는 복수의 스테이틱 메모리셀;
    상기 복수의 스테이틱 메모리셀에 결합된 복수의 워드선 및;
    상기 복수의 스테이틱 메모리셀에 결합된 복수의 데이타선을 포함하고,
    상기 워드선이 비선택일 때에는 부전압으로 설정되고,
    상기 전송 MOS트랜지스터의 임계전압은 상기 구동 MOS트랜지스터의 임계전압보다 작은 것을 특징으로 하는 반도체 집적회로.
  2. 제1항에 있어서,
    MOS트랜지스터로 구성되고 상기 복수의 스테이틱 메모리셀을 제어하는 주변회로를 더 포함하고,
    상기 스테이틱 메모리셀의 MOS트랜지스터의 게이트 절연체는 상기 주변회로의 MOS트랜지스터의 게이트 절연체보다 두꺼운 것을 특징으로 하는 반도체 집적회로.
  3. 제1항에 있어서,
    MOS트랜지스터로 구성되고 상기 복수의 스테이틱 메모리셀을 제어하는 주변회로를 더 포함하고,
    상기 메모리셀로 공급되는 전압은 상기 주변회로의 MOS트랜지스터로 공급되는 전압보다 큰 것을 특징으로 하는 반도체 집적회로.
  4. N형 기판상에 형성된 반도체 집적회로로서,
    2개의 P채널 MOS트랜지스터와 4개의 N채널 MOS트랜지스터로 각각 구성되는 복수의 스테이틱 메모리셀;
    상기 복수의 스테이틱 메모리셀에 결합된 복수의 워드선 및;
    상기 복수의 스테이틱 메모리셀에 결합된 복수의 데이타선을 포함하고,
    상기 각 스테이틱 메모리셀의 상기 각 P채널 MOS트랜지스터는 상기 N형 기판상에 형성된 P형 웰내에 매립되는 것을 특징으로 하는 반도체 집적회로.
  5. 제4항에 있어서,
    상기 워드선에 결합된 게이트를 갖는 상기 각 스테이틱 메모리셀의 상기 각 N채널 MOS트랜지스터의 임계전압은 동작전압을 공급하는 노드에 결합된 소오스를 갖는 상기 각 스테이틱 메모리셀의 상기 각 N채널 MOS트랜지스터의 임계전압보다 작은 것을 특징으로 하는 반도체 집적회로.
  6. 제4항에 있어서,
    상기 복수의 워드선중의 1개는 정전압으로 설정되고, 그 이외는 부전압으로 설정되는 것을 특징으로 하는 반도체 집적회로.
  7. 2개의 부하 MOS트랜지스터, 2개의 구동 MOS트랜지스터 및 2개의 전송 MOS트랜지스터로 각각 구성된 복수의 스테이틱 메모리셀;
    상기 복수의 스테이틱 메모리셀에 결합된 복수의 워드선;
    상기 복수의 스테이틱 메모리셀에 결합된 복수의 데이타선 및;
    MOS트랜지스터로 구성되고, 상기 복수의 스테이틱 메모리셀을 제어하는 주변회로를 포함하고,
    상기 스테이틱 메모리셀의 MOS트랜지스터의 게이트 절연체는 상기 주변회로의 MOS트랜지스터의 게이트 절연체보다 두껍고,
    상기 스테이틱 메모리셀의 각각으로는 제1 및 제2 전압이 공급되고,
    상기 워드선이 비선택일 때에는 상기 제2 전압보다 낮고 상기 제1 전압보다 낮은 전압으로 설정되는 것을 특징으로 하는 반도체 집적회로.
  8. 제7항에 있어서,
    상기 전송 MOS트랜지스터의 임계전압은 상기 구동 MOS트랜지스터의 임계전압보다 작은 것을 특징으로 하는 반도체 집적회로.
  9. 제8항에 있어서,
    상기 스테이틱 메모리셀로 공급되는 동작전압은 상기 주변회로의 MOS트랜지스터로 공급되는 전압보다 큰 것을 특징으로 하는 반도체 집적회로.
  10. 2개의 부하 MOS트랜지스터, 2개의 구동 MOS트랜지스터 및 2개의 전송 MOS트랜지스터로 각각 구성된 복수의 스테이틱 메모리셀;
    상기 전송 MOS트랜지스터의 게이트에 결합된 복수의 워드선;
    상기 복수의 스테이틱 메모리셀에 결합된 복수의 데이타선 및;
    MOS트랜지스터로 구성되고, 상기 복수의 스테이틱 메모리셀을 제어하는 주변회로를 포함하고,
    상기 워드선이 비선택일 때에는 부전압으로 설정되고,
    상기 스테이틱 메모리셀로 공급되는 전압은 상기 주변회로의 MOS트랜지스터로 공급되는 전압보다 큰 것을 특징으로 하는 반도체 집적회로.
  11. 제10항에 있어서,
    상기 전송 MOS트랜지스터의 임계전압은 상기 구동 MOS트랜지스터의 임계전압보다 작은 것을 특징으로 하는 반도체 집적회로.
  12. 제10항에 있어서,
    상기 구동 MOS트랜지스터의 소오스로 공급되는 전압은 상기 부전압보다 높은 것을 특징으로 하는 반도체 집적회로.
  13. 제12항에 있어서,
    상기 반도체 집적회로는 P형 웰을 갖는 N형 기판상에 형성되고,
    상기 스테이틱 메모리셀의 2개의 부하 MOS트랜지스터는 상기 P형 웰내에 매립되는 것을 특징으로 하는 반도체 집적회로.
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